KR20020013209A - 전계방출표시소자의 제조방법 - Google Patents

Abstract

본 발명은 내구성과 신뢰성이 향상된 전계방출표시소자 및 그 제조방법이 개시되어 있다. 가판상에는 캐소드전극이 형성되고, 상기 캐소드 전극 상에 상기 캐소드 전극의 일부를 노출하는 다수의 비아홀을 갖는 절연층이 형성되어 있다. 상기 절연층상에 캐소드전극과 비아홀을 통해 캐소드와 접촉되는 저항층이 형성되고, 상기 저항층 상부에는 순차적으로 게이트 절연층 및 게이트 전극이 형성되어 있다. 게이트 절연층과 게이트는 저항층을 노출하는 다수의 구멍을 가진다. 에미터 팁은 상기 다수의 구멍 속의 저항층 상부에 형성되어 있다. 상기 비아홀은 하나하나의 에미터 팁과 대응되되 일정 거리를 대각선 방향으로 시프트 되도록 형성하여 각 에미터 팁의 저항값이 일정하게 되도록하였으므로, 캐소드전극을 망사형으로 패턴닝하는 공정이 불필요하며, 불균일하게 형성되는 에미터 팁 간의 방출 전류 균일도가 향상되며, 구조상 열 식힘이 용이하므로 저항층의 온도 상승에 의한 저항 변화가 적다. 그리고 에미터 팁간의 공간 사이에 비아홀 저항층을 형성함으로 에미터 수와 픽셀의 해상도에 제한을 받지 않는다.

Description

전계방출표시소자의 제조방법{Forming method of FED}

본 발명은 전계방출표시소자(Field Emission Display; 이하 FED라 칭함) 및 그 제조방법에 관한 것으로서, 특히 캐소드전극과 에미터 팁의 사이에 저항층을 가지는 에미터에서 캐소드전극과 저항층의 사이에 절연막을 개재시키고 상기 캐소드전극과 저항층은 비아홀을 통하여 연결되되 상기 비아홀을 각각의 에미터 홀에서 대걱선으로 일정거리 이동 시킨 형태로 배치하여 저항값을 균일하게하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 FED 및 그의 제조방법에 관한 것이다.

박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다. 특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 에미터 팁들이 형성되어 있어 한 두개의 에미터 팁에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는원뿔형 에미터(emitter) 팁과, 상기 에미터의 양측에 정렬되어 있어 전류량을 조절하는 게이트와, 상기 게이트와 일정간격 이격되어 형광판이 부착되어 있는 애노드전극으로 구성되어 각각이 CRT의 캐소드, 그리드 및 애노드와 대응된다.

상기의 FED는 소정전압, 예를 들어 500∼10㎸ 정도의 전압이 인가되면 에미터 팁의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기의 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

이러한 FED의 구성은 에미터와 캐소드가 형성되어있는 하부기판과, 상기 하부기판과 일정간격을 유지하며 설치되어 있고 형광체와 애노드전극이 형성되어있는 상부기판과, 상기 상부 및 하부기판을 일정거리 만큼 유지시켜준는 스페이서들과, 상기 두 기판들의 외곽을 봉지하는 실런트와, 두 기판에 형성되 다수의 전극에 전원을 인가하는 다수의 전원 공급장치 및 구동회로를 구비한다.

여기서 종래 FED의 에미터를 상세히 살펴보면 다음과 같다.

도 1 및 도 2는 종래 기술의 일실시예에 따른 FED의 에미터를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.

먼저, 실리콘이나 유리등의 재질로된 후면기판(10)상에 스트라이프(stripe) 형태의 캐소드전극(12)이 형성되어 있고, 상기 캐소드전극(12)과는 게이트절연막(14)에 의해 절연되고 수직하게 교차되는 스트라이프 형태의 게이트전극(16)과, 상기 캐소드전극(12)과 게이트전극(16)이 교차하는 부분에서 상기 게이트전극(16)과 게이트절연막(13)에 형성되어 캐소드전극(12)을 노출시키는 다수의에미터홀(18)들과, 상기 에미터 홀(18)에 의해 노출되어있는 캐소드전극(12)상에 형성되어있는 에미터 팁(20)들을 구비한다.

상기와 같은 종래 기술에 따른 FED의 에미터는 한 화소에 형성된 다수개의 에미터 팁들이 균일하게 형성되지 않으며, 따라서 에미터 팁 선단의 뽀족한 정도를 나타내는 에미터 팁의 곡률반경이 서로 다르게 나타나고, 이에 따라 에미터 팁의 전자 방출 정도가 다르게 된다. 즉 하나의 화소에서 전자 방출에 기여하는 에미터 팁은 상대적으로 곡률반경이 적은 일부의 에미터 팁에 불과하고 나머지 에미터 팁들은 전자 방출에 거의 기여하지 못한다. 따라서 한 화소내에서의 에미터 팁간의 전자 방출 특성이 불균일하므로 디스플레이 상에서는 국부적으로 매우 밝은 점이 나타나 화질을 저하시키고, 전류의 집중에 의해 동작중 에미터 팁이 파괴되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 에미터 팁과 캐소드전극의 사이에 저항층을 개재시켜 전류의 과도한 집중을 억제하는 구조가 제안되어있다.

도 3 내지 도 5는 종래 기술의 다른 실시예에 따른 에미터를 설명하기 위한 도면들로서, 저항층을 구비하는 후면기판이며, 서로 연관시켜 설명한다.

먼저, 후면기판(10)상에 스트라이프(stripe) 형태로 형성되어 있는 캐소드전극(12)과, 상기 캐소드전극(12)과는 수직하게 교차되며 게이트절연막(14)에 의해 캐소드전극(12)과 절연되어있는 게이트전극(16)과, 상기 캐소드전극(12)과 게이트전극(16)이 교차하는 부분의 캐소드전극(12)과 게이트절연막(14) 사이에 개재되어 있는 저항층(22)과, 상기 저항층(22) 상부의 게이트절연막과 게이트 전극(16)이 제거되어 형성된 다수의 에미터홀(18)들과, 상기 에미터홀(18)에 의해 노출되어있는 저항층(22)상에 형성되어있는 에미터 팁(20)들을 구비한다.

상기와 같은 종래 기술에 따른 FED는 저항층이 게이트절연막과 캐소드전극의 사이에 개재되어있어 방출전류가 높은 에미터 팁에서는 방출 전류에 비례하여 전압강하가 일어나고, 방출전류가 낮은 에미터 팁에서는 전압강하가 상대적으로 작게 나타나 방출전류의 균일도가 개선되는 효과가 있으나, 상기 캐소드전극을 선폭이 미세한 망사형상으로 패터닝하여야 하므로, 캐소드전극용 물질의 도포나 패턴닝 단계에서 미세 파티클 입자에 의해 미세 선폭에 단선이 발생되는 문제가 있으며, 저항층으로 비정질 실리콘층을 사용하는 경우에는 소다라임 유리 기판에서 나트륨 이온이 저항층으로 확산되어 저항층의 저항값이 변화되며, 상기 후면기판과 캐소드 전극을 투면 재질로 사용하는 경우에는 유리기판으로 빛이 통과되어 저항층의 비저항이 변화되는 문제점이 있다.

또한 저항층이 방출전류에 의해 전압강하가 일어나며 전류가 흐르게 되는데 이때 소모되는 전력이 열의 형태로 변화되어 이러한 열에 의해 저항층의 저항이 감소되어 에미터 팁의 방출전류를 제한하기 어려워져 공정수율 및 소자동작의 신뢰성을 저하시키는 있는 문제점이 있다. 그리고 상기와 같은 방법에서 저항층이 역할을 제대로 하기 위해서는 저항막의 두께가 두꺼워야만 한다. 이 두꺼운 저항막은 게이트 절연막과 게이트 막 형성시 게이트 전극라인이 패턴닝된 저항막 주위로 스텝 커브리지 불량으로 인하여 끊겨질 수 있고, 이는 결국 에미터에 전압을 인가하지 못하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 저항이 에미터 팁의 전류를 제한하는 FED에서 저항층과 캐소드전극의 사이에 절연막을 개재시키고 상기 저항층과 캐소드전극은 절연막에 형성된 비아홀을 통해 접촉되며, 상기 비아홀은 에미터 홀 마스크를 X-Y 방향으로 시프트시켜 형성하여 각 에미터 칩에 대응되는 비아홀이 각각 일정 거리에 위치하도록하여 저항값이 일정하고 기판에서의 나트륨 확산이 방지되어 저항값 변화가 없으며, 후면 빛 조사에 의한 비저항 변화도 예방할 수 있어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 FED 및 그의 제조방법을 제공함에 있다.

도 1은 종래 기술의 일실시예에 따른 FED 후면기판의 레이아웃도.

도 2는 도 1에서의 선Ⅰ-Ⅰ에 따른 단면도.

도 3은 종래 기술의 다른 실시예에 따른 FED 후면기판의 레이아웃도.

도 4는 도 3에서 단위화소 확대도.

도 5는 도 4에서의 선Ⅱ-Ⅱ에 따른 단면도.

도 6은 본 발명의 일실시예에 따른 FED 후면기판의 레이아웃도.

도 7은 도 6에서의 선Ⅲ-Ⅲ에 따른 단면도.

도 8a 내지 도 8d는 도 6의 FED 후면기판의 제조 공정도.

도 9는 본 발명의 다른 실시예에 따른 FED 후면기판의 레이아웃도.

도 10은 도 9에서의 선Ⅳ-Ⅳ에 따른 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

10,30 : 후면기판 12,32 : 캐소드전극

14,34 : 게이트절연막 16,36 : 게이트전극

18,38 : 에미터 홀 20,40 : 에미터 팁

22, 42 : 저항층 50 : 절연막

52 : 비아홀 54 : 트랜치

상기와 같은 목적을 달성하기 위한 본 발명에 따른 FED의 특징은,

후면기판상에 스트라이프 형태로 형성되어있는 캐소드전극과,

상기 캐소드전극과는 게이트절연막에 의해 절연되고, 캐소드전극과는 직교하는 방향으로 스트라이프 형태로 형성되어있는 게이트전극과,

상기 게이트전극과 캐소드전극이 중첩되는 부분에서 상기 게이트전극과 게이트절연막이 일정 간격으로 제거되어 형성되는 에미터홀들과,

상기 에미터 홀에 형성되어있는 에미터팁들과,

상기 게이트절연막과 캐소드전극의 사이에 순차적으로 개재되어있는 절연막 및 저항층과,

상기 에미터 홀들과는 대각선으로 일정 거리 이동 부분의 절연막이 제거되어형성된 비아홀들을 구비하여 상기 저항층의 하부가 상기 비아홀을 통하여 캐소드전극과 접촉되고 상부는 에미터 팁과 접촉되는 것을 특징으로한다.

또한 상기 캐소드전극은 Cr, Mo, Nb 또는 Ni로 1000∼3000Å 두께로서 30∼300㎛ 선폭으로 형성형되고, 상기 절연막은 상기 캐소드전극이 형성된 후면기판의 전면에 형성되거나, 캐소드전극이 게이트전극과 중첩되는 부분에만 형성되며, 상기 절연막은 산화막 또는 질화막으로서 500∼5000Å 두께이고, 상기 저항층은 비정질 실리콘, P 또는 B등의 불순물이 도핑된 비정질 실리콘, 다결정실리콘, 크롬과 크롬 산화물의 복합체인 서메트(cermet), 실리콘-크롬 합금, ITO, 탄탈륨 질화막, 산화물로는 인듐산화막, 탄탈륨 산화막 또는 철산화막으로 100∼10000Å 두께로서 비저항이 1×10¹∼1×10⁵Ω㎝ 으로 이루어지며, 상기 비아홀은 직경 0.1∼5㎛ 크기로 형성되고, 상기 에미터 팁은 Cr, Mo, Nb 또는 Ni로 형성된다.

또한 본 발명에 따른 FED 제조방법의 특징은,

후면기판상에 스트라이프 형태의 캐소드전극을 형성하는 공정과,

상기 구조의 전표면에 절연막을 형성하는 공정과,

상기 절연막에서 비아홀로 예정되어있는 부분을 제거하여 비아홀을 형성하는 공정과,

상기 캐소드전극과 게이트전극과 중첩될 부분상에 저항층을 형성하여 상기 비아홀을 통하여 상기 캐소드전극과 접촉시키는 공정과,

상기 구조의 전표면에 게이트절연막과 FED용 도전층을 순차적으로 형성하는공정과,

상기 도전층을 패턴닝하여 게이트전극을 형성하는 공정과,

상기 게이트전극과 그 하부의 게이트절연막을 패턴닝하여 상기 비아홀에서 일정 거리가 대각선 방향으로 시프트된 에미터홀을 형성하여 저항층을 노출시키는 공정과,

상기 노출되어있는 저항층상에 에미터 팁을 형성하는 공정을 구비함에 있다.

또한 상기 캐소드전극을 스퍼터링 방법으로 형성하고, 상기 비아홀 형성을 위한 사진식각 공정에서의 노광공정시 에미터 홀용 노광마스크를 X-Y축 방향으로 시프트시켜 사용하며, 상기 저항층 형성후에 저항층의 상부 표면을 CMP 방법으로 식각하여 평탄화시키며, 상기 에미터 팁을 스핀트 방법으로 형성한다.

이하, 본 발명에 따른 FED 및 그 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

도 6 및 도 7은 본 발명의 일실시에에 따른 FED의 에미터를 설명하기 위한 도면들로서 서로 연관시켜 설명한다.

먼저,실리콘이나 유리등의 재질로된 후면기판(30)상에 한 방향으로 연장되어있는 스트라이프 형태의 캐소드전극(32)과, 상기 캐소드전극(32)과는 직교하는 방향으로 형성되고 게이트절연막(34)에 의해 절연되는 스트라이프 형태의 게이트전극(36)과, 상기 게이트전극(36)과 캐소드전극(32)이 중첩되는 부분에서 에미터 팁이 형성될 부분의 상기 게이트전극(36)과 게이트절연막(34)이 일정 간격으로 제거되어 형성되는 에미터홀(38)들과, 상기 에미터 홀(38)에 형성되어있는 에미터팁(40)들을 구비하며, 상기 게이트절연막(34)과 캐소드전극(32)의 사이에 본 발명의 특징인 독특한 형태의 절연막(50)과 저항층(42)이 개재되어있다.

여기서 상기 절연막(50)은 캐소드전극(32)이 형성된 후면기판(30)의 전면에 형성되며, 상기 게이트전극(36)과 캐소드전극(32)이 중첩되는 부분에는 일정 간격을 가진 비아홀(52)들이 형성되어있어 상기 캐소드전극(32)을 노출시키게 되는데, 상기 비아홀(52)은 0.1∼5㎛ 정도의 크기로서 하나의 에미터 홀(38)에 하나씩 대응되도록 형성되되, 에미터홀(38)과는 X-Y축 방향으로 시프트 되어 대각선으로 교차 되도록 형성된 것으로서, 각각의 에미터 팁(40) 들과의 거리가 일정하게 유지된다.

또한 상기 저항층(42)은 상기 게이트전극(36)과 캐소드전극(32)이 중첩되는 부분에서 상기 비아홀(52)을 가지는 절연막(50)상에 형성되어 상기 비아홀(52)을 통하여 캐소드전극(32)과 접촉된다.

또한 상기 에미터 홀(40)의 크기가 1㎛ 내외의 크기를 가질 경우 각 에미터 홀(38)간의 간격은 3∼5㎛ 정도가 적당하며, 상기 절연막(50)은 산화막이나 질화막 재질로 500∼5000Å 정도 두께로 형성한 것이며, 상기 저항층(42)은 비정질 실리콘이나, P 또는 B등의 불순물이 도핑된 비정질 실리콘, 다결정실리콘, 크롬과 크롬 산화물의 복합체인 서메트(cermet), 실리콘-크롬 합금, ITO, 탄탈륨 질화막, 산화물로는 인듐산화막, 탄탈륨 산화막, 철산화막등을 100∼10000Å 정도 두께로 비저항이 1×10¹∼1×10⁵Ω㎝로 하여 캐소드전극(32)에서 에미터 팁(40) 하부까지의 저항값이 10⁵∼10⁸Ω 정도가 되도록 하는 것이 바랍직하다.

도 8a 내지 도 8d는 본 발명의 일실시예에 따른 FED 후면기판의 제조 공정도이다.

먼저, 실리콘이나 유리 재질로된 후면기판(30)상에 스퍼터링등의 방법으로 Cr, Mo, Nb, Ni등의 금속막을 1000∼3000Å 정도의 두께로 형성하고, 이를 사진 식각하여 가로 방향으로 연장되어있는 스트라이프 형태의 캐소드전극(32)을 형성하되, 디스플레이의 해상도에 따라 30∼300㎛ 정도 선폭을 가지도록 형성한다.

그다음 상기 구조의 전표면에 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 산화막 또는 질화막 재질의 절연막(50)을 500∼5000Å 정도 두께로 형성한 후, 상기 절연막(50)에서 비아홀로 예정되어있는 부분을 사진식각 공정으로 제거하여 상기 캐소드전극(32)을 노출시키는 비아홀(52)을 형성한다.

여기서 상기 비아홀(52)은 후에 형성될 에미터홀과 하나씩 대응되되, 에미터 홀과는 X-Y축 즉 대각선 방향으로 일정 거리가 시프트 되도록 형성하여 각 에미터 팁에 대한 저항값이 일정하게 되도록 하며, 상기 비아홀(52) 형성을 위한 노광 공정시 에미터홀용 노광마스크를 사용하여 X-Y축 방향으로 노광마스크를 시프트 시켜 형성할 수도 있다. (도 8a 참조).

그 후, 상기 구조의 전표면에 저항층(42)을 형성하여 상기 비아홀(52)을 통하여 캐소드전극(32)과 연결되도록한다. 이때 상기 저항층(42)은 비정질 실리콘이나, P 또는 B등의 불순물이 도핑된 비정질 실리콘, 다결정실리콘, 크롬과 크롬 산화물의 복합체인 서메트(cermet), 실리콘-크롬 합금, ITO, 탄탈륨 질화막, 산화물로는 인듐산화막, 탄탈륨 산화막, 철산화막등을 500∼5000Å 정도 두께로 스퍼터링이나 CVD 등의 방법으로 형성하며, 상기 저항층(42) 형성후에 표면이 거칠어 질 수도 있으므로 균일한 저항값을 가지기 위하여 저항층의 상부 표면을 화학-기계적 연마(chemical-mechanical polishing; 이하 CMP라 칭함) 방법으로 식각하여 평탄화시킬 수도 있다. (도 8b 참조).

그다음 상기 구조의 전표면에 게이트절연막(34)과 게이트전극용 도전층을 순차적으로 형성하고, 상기 도전층을 패턴닝하여 상기 캐소드전극(36)과 직교하는 게이트전극(36)을 형성한 후, 사진식각 공정으로 저항층(42)을 노출시키는 에미터 홀(38)을 형성한다.

여기서 상기 에미터 홀(38)은 상기 비아홀(52)과는 X-Y축 방향으로 일정 거리, 예를들어 수평거리가 0.1∼10㎛ 정도 시프트 되도록 형성된다. 또한 상기 게이트절연막(34)은 CVD 방법으로 신화막이나 질화막 재질로 1㎛ 정도의 두께로 형성하며, 상기 게이트전극(36)은 Cr, Mo, Ni, Nb등의 재질로 1000∼5000Å 정도 두께로서 화소의 해상도에 따라 약 30∼300㎛ 선폭으로 형성하며, 상기 에미터홀(38)은 직경 1㎛ 정도로 형성하되, 서로 간의 간격은 3∼5㎛ 정도로 형성한다. (도 8c 참조).

그후, 상기 에미터홀(38)에 의해 노출되어있는 저항층(42)상에 스핀트 방법으로 에미터팁(40)을 Cr, Mo, Nb, Ni등의 재질로 형성한다. 상기 에미터팁(40)은 분리층으로 사용할 알루미늄등의 금속막을 전자빔증착법으로 15° 정도의 경사각으로 가지고 경사증착하여 상기 에미터 홀(38)의 측벽과 상부에만 증착시킨 후에 Cr, Mo, Nb, Ni등의 에미터 팁용 금속을 전자빔증착법으로 수직 증착하여 에미터팁(40)을 형성하며, 에미터 팁(40)을 증착하는 동안 에미터 홀(38) 상부의 분리층에도 금속이 증착되며, 증착이 진행되는 동안 어버행에 의해 구멍이 막히게 되어 팁 증착이 왼료되면 분리층과 그 상부의 금속층을 제거하여 에미터 팁(40)을 형성한다. (도 8d 참조).

상기와 같이 형성된 FED는 비아홀을 통하여 저항층이 캐소드전극과 연결되되 하나의 에미터 팁이 각각 대응되되, 최단 거리의 하나의 비아홀을 통하여 캐소드전극과 연결되어 저항값이 일정하고, 후면 노광시에도 절연막에 의해 저항값의 변화가 방지된다.

도 9 및 도 10은 본 발명의 다른 실시예에 따른 FED의 에미터를 설명하기 위한 도면들로서, 다른 부분은 도 6의 실시예와 유사하나, 하나의 화소를 다수의 셀영역으로 구분하고 각각의 셀영역을 절연막(50)이 제거된 트랜치(54)로 구분하여 각 셀영역간이나 그 내부의 에미터 팁(40)들 간의 저항값 차이를 감소시킨다.

상기에서 트랜치를 하나의 화소에 하나 만 형성할 수도 있다.

또한 상기 캐소드전극 상부에 금속막 패턴을 형성하여 저항 편차를 더욱 감소시킬 수도 있다.

이상에서 설명한 바와 같이 본 발명에 따른 FED 및 그 제조방법은, 캐소드전극과 에미터 팁의 사이에 저항층이 개재되어있는 필드 에미터에서 저항층과 캐소드전극의 사이에 절연막을 개재시키되 상기 저항층은 캐소드전극과 비아홀을 통해 접촉되고 상기 비아홀은 하나하나의 에미터 팁과 대응되되 일정 거리를 대각선 방향으로 시프트 되도록 형성하여 각 에미터 팁의 저항값이 일정하게 되도록하였으므로, 캐소드전극을 망사형으로 패턴닝하는 공정이 불필요하여 미세한 캐소드전극이 단락되는 불량 발생을 방지할 수 있다. 이 구조는 망사형 캐소드를 가지는 수평형 FED에 비해 모든 에미터가 균일한 저항을 가질수 있다.

또한 에미터 팁 하부에서 캐소드전극까지의 저항 경로를 따라 발생하는 전압 강하가 방출 전류의 크기에 비례하고 제조 과정중에 불균일하게 형성되는 에미터 팁 마다 전류 방출 특성이 서로 다르게 나타나는데, 방출 전류가 큰 에미터 팁에서는 전압 강하가 크게 일어나고 방출 전류가 적은 에미터 팁에서는 전압 강하가 적게 일어나므로 에미터팁간의 방출 전류 균일도가 향상되며, 동작중에 에미터 팁 표면에서 순간적으로 국부적인 일함수의 감소에 의해 방출 전류가 금격히 증가하여도 저항층에서 전압 강하를 일으켜 과도 전류에 의해 에미터팁이 파괴되는 것을 방지한다.

또한 종래 망사형 캐소드전극 (later type 저항층 구조)에 비해 열식힘이 용이하므로 저항층의 온도 상승에 의한 저항 변화가 적어 FED의 동작이 안정되며, 캐소드전극이 스트라이프 형태 이므로 후면 노광에 의한 저항층의 비저하 변화가 방지되며, 에미터 팁간 단락이 발생하여도 다른 에미터 팁에는 영향을 크게 미치지 않아 전체적으로 불량이 되는 것을 방지할 수 있으며, 절연막과 저항층의 두께를 조절하여 박막의 스트레스를 줄여 소자의 완성도를 높일 수 있는 이점이 있다.

Claims (15)

1. 후면기판상에 스트라이프 형태로 형성되어있는 캐소드전극과,

   상기 캐소드전극과는 게이트절연막에 의해 절연되고, 캐소드전극과는 직교하는 방향으로 스트라이프 형태로 형성되어있는 게이트전극과,

   상기 게이트전극과 캐소드전극이 중첩되는 부분에서 상기 게이트전극과 게이트절연막이 일정 간격으로 제거되어 형성되는 에미터홀들과,

   상기 에미터 홀에 형성되어있는 에미터팁들과,

   상기 게이트절연막과 캐소드전극의 사이에 순차적으로 개재되어있는 절연막 및 저항층과,

   상기 에미터 홀들과는 대각선으로 일정 거리 이동 부분의 절연막이 제거되어 형성된 비아홀들을 구비하여 상기 저항층의 하부가 상기 비아홀을 통하여 캐소드전극과 접촉되고 상부는 에미터 팁과 접촉되는 것을 특징으로하는 FED.
2. 제 1 항에 있어서, 상기 캐소드전극은 Cr, Mo, Nb 및 Ni로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성되는 것을 특징으로하는 FED.
3. 제 1 항에 있어서, 상기 캐소드전극은 1000∼3000Å 두께로서 30∼300㎛ 선폭을 가지는 것을 특징으로하는 FED.
4. 제 1 항에 있어서, 상기 절연막이 상기 캐소드전극이 형성된 후면기판의 전면에 형성되거나, 캐소드전극이 게이트전극과 중첩되는 부분에만 형성되는 것을 특징으로하는 FED.
5. 제 1 항에 있어서, 상기 절연막은 산화막 또는 질화막으로서 500∼5000Å 두께인 특징으로하는 FED.
6. 제 1 항에 있어서, 상기 저항층은 비정질 실리콘, P 또는 B등의 불순물이 도핑된 비정질 실리콘, 다결정실리콘, 크롬과 크롬 산화물의 복합체인 서메트(cermet), 실리콘-크롬 합금, ITO, 탄탈륨 질화막, 산화물로는 인듐산화막, 탄탈륨 산화막 및 철산화막으,로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성되는 것을 특징으로하는 FED.
7. 제 1 항에 있어서, 상기 저항층은 100∼10000Å 두께로서 비저항이 1×10¹∼1×10⁵Ω㎝ 인 것을 특징으로하는 FED.
8. 제 1 항에 있어서, 상기 비아홀은 직경 0.1∼5㎛ 크기로 형성되는 것을 특징으로하는 FED.
9. 제 1 항에 있어서, 상기 에미터 팁은 Cr, Mo, Nb 및 Ni로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성되는 것을 특징으로하는 FED.
10. 제 1 항에 있어서, 상기 절연막에서 화소의 둘레 부분이 제거되어 있는 트랜치를 구비하는 것을 특징으로하는 FED.
11. 후면기판상에 스트라이프 형태의 캐소드전극을 형성하는 공정과,

    상기 구조의 전표면에 절연막을 형성하는 공정과,

    상기 절연막에서 비아홀로 예정되어있는 부분을 제거하여 비아홀을 형성하는 공정과,

    상기 캐소드전극과 게이트전극과 중첩될 부분상에 저항층을 형성하여 상기 비아홀을 통하여 상기 캐소드전극과 접촉시키는 공정과,

    상기 구조의 전표면에 게이트절연막과 FED용 도전층을 순차적으로 형성하는 공정과,

    상기 도전층을 패턴닝하여 게이트전극을 형성하는 공정과,

    상기 게이트전극과 그 하부의 게이트절연막을 패턴닝하여 상기 비아홀에서 일정 거리가 대각선 방향으로 시프트된 에미터홀을 형성하여 저항층을 노출시키는 공정과,

    상기 노출되어있는 저항층상에 에미터 팁을 형성하는 공정을 구비하는 FED의 제조방법.
12. 제 11 항에 있어서, 상기 캐소드전극을 스퍼터링 방법으로 형성하는 것을 특징으로하는 FED의 제조방법.
13. 제 11 항에 있어서, 상기 비아홀 형성을 위한 사진식각 공정에서의 노광공정시 에미터 홀용 노광마스크를 X-Y축 방향으로 시프트시켜 사용하는 것을 특징으로하는 FED의 제조방법.
14. 제 11 항에 있어서, 상기 저항층 형성후에 저항층의 상부 표면을 CMP 방법으로 식각하여 평탄화시키는 공정을 구비하는 것을 특징으로하는 FED의 제조방법.
15. 제 11 항에 있어서, 상기 에미터 팁을 스핀트 방법으로 형성하는 것을 특징으로하는 FED의 제조방법.