KR200167586Y1 - 반도체 장치 - Google Patents

Abstract

1.청구범위에 기재된 고안이 속한 기술분야

본 고안은 과전압 방지용 반도체 장치에 관한 것이다.

2.고안이 해결하려고 하는 기술적 과제

반도체 칩의 미세화 및 고집적화로 인한 칩 크기의 축소 및 칩을 과전압으로 부터 보호 하고자 함.

3.고안의 해결방법의 요지

특정 전압에서 도전체 성질을 갖는 비오옴 특성 물질층을 리드프레임의 내부 리드에 연결한 후 본딩된 칩을 결합 함.

4.고안의 중요한 용도

반도체 장치.

Description

반도체 장치

본 고안은 반도체 장치에 관한 것으로, 특히 과전압 방지용 반도체 장치에 관한 것이다.

일반적으로, 종래에는 정전기 및 과전압으로 부터 칩을 보호하기 위해 별도의 과전압 보호 회로를 통해 전압이 공급되도록 칩(Chip)을 설계하였다. 그러나, 반도체 칩의 미세화 및 고집적화가 가속화 됨에 따라 입출력 회로로 사용되는 이에스디(ESD) 회로의 점유 면적이 칩 내부회로에 비해 상대적으로 증가한다는 문제점과, 이에스디(ESD) 회로의 내압 특성 향상을 위한 공정 개발의 어려운 문제점이 있다. 또한, 피씨비(PCB) 실장시에는 제너다이오드, 다이오드 어레이 필터 및 릴레이 회로 등을 기판상에 별도로 장착 하였으나, 이는 피씨비(PCB) 기판 크기의 증가 및 비용이 추가로 부담되는 단점이 있다.

따라서, 본 발명은 특정 전압에서 도전체 성질을 갖는 비오옴 특성 물질층을 리드프레임의 내부 리드에 연결한 후 본딩된 칩을 결합 함으로써, 고집적화, 고신뢰성, 고안정성 및 비용 절감을 가져올 수 있는 반도체 장치를 제공하는 데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 고안에 따른 반도체 장치는 패드가 없는 리드프레임과, 상기 리드프레임의 내부 리드 하부에 부착되는 이방성의 전도성 박막 테이프와, 상기 이방성의 전도성 박막 테이프에 의해 상기 리드프레임의 내부 리드 저면에 결합되는 바리스터와, 상기 리드프레임의 내부 리드 상부에 본딩되는 다이로 구성된 것을 특징으로 한다.

도1(a) 내지 도1(f)는 본발명에 따른 반도체 장치를 제조하는 과정을 설명하기 위해 도시한 구조도 및 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 리드프레임 2 : 이방성의 전도성 박막 테이프

3, 5 : 세라믹 재질의 비오옴 특성 물질층

4 : 금속층 6 : 전극

7 : 바리스터 8 : 다이

9 : 패케이지 10 : 내부리드

이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명하면 다음과 같다.

도1(a) 내지 도1(f)는 본발명에 따른 반도체 장치를 제조하는 과정을 설명하기 위해 도시한 구조도 및 단면도이다.

도1(a)는 패드가 없는 리드프레임(1)을 제작한 후 이방성의 전도성 박막(ACF; Anisotropic Conductive Film: 이하, ACF 이라 함) 테이프(2)를 리드프레임(1)의 내부 리드(Inner lead)(10) 하부에 부착한 상태의 구조도이다.

도1(b)는 도1(a)의 A-A'선을 따라 절취한 상태의 단면도로서, 리드프레임(1)의 내부 리드(10) 저면에 ACF 테이프(2)가 결합된 상태를 나타낸 단면도이다.

도1(c)는 정전압이 흐를 때 절연체 특성을 갖고 정전압 이상의 써지(Surge) 전압이 흐를때는 도전체 특성을 갖는 세라믹(Seramic) 재질의 비오옴 특성 물질층(3)과, 백금(Pt) 또는 금(Au)으로 형성된 금속층(4) 및 세라믹 재질의 비오옴 특성 물질층(5)을 순차적으로 결합한 후, 상기 세라믹 재질의 비오옴 특성 물질층(5) 상부에 마스크 패턴 작업을 통해 전극(Electrode)을 형성한 바리스터(Varistor)(7)의 구조를 나타내는 단면도이다. 비오옴 특성 물질층(3 및 5)은 정상 전압이 입력될 경우 절연체로 작용하고, 써지 전압이 유입될 경우는 도체로 작용하여 칩을 파괴시키지 않고 이에스디(ESD), 써지 전압 및 잡음(Noise)으로 부터 보호할 수 있다.

도1(d)는 리드프레임(1)의 내부 리드(10)에 바리스터(7)의 세라믹 재질을 갖는 비오옴 물질층(5)이 AFC 테이프(2)에 의해 결합된 상태의 단면도이다.

도1(e)는 웨이퍼 본딩을 통하여 범퍼(Bumper)(7)가 형성된 다이(8)를 리드프레임(1)의 내부 리드(10) 상부에 본딩(Bonding)한 상태의 단면도이다. 다이(8)와 비오옴 특성 물질층(5)을 동시에 부착하게 됨으로써 패케이지 크기를 줄일 수 있게 된다.

도1(f)는 몰드(Mold) 진행과 어셈블리(Assembly) 공정을 통해 패게이지(9)화 한 구조를 나타낸다.

상술한 바와 같이 본 고안에 의하면 패케이지 상에서 세라믹 재질의 비오옴 특성 물질층을 사용하여 칩 내부 보호 회로를 구현함으로써, 반도체 장치의 고집적화, 고신뢰성, 고안정성 및 비용 절감을 가져올 수 있는 탁월한 효과가 있다.

Claims (2)

1. 패드가 없는 리드프레임과, 상기 리드프레임의 내부 리드 하부에 부착되는 이방성의 전도성 박막 테이프와, 상기 이방성의 전도성 박막 테이프에 의해 상기 리드프레임의 내부 리드 저면에 결합되는 바리스터와, 상기 리드프레임의 내부 리드 상부에 본딩되는 다이로 구성된 것을 특징으로 하는 반도체 장치.
2. 제 1 항에 있어서, 상기 바리스터는 금속층과, 상기 금속층 상부 및 하부에 결합되는 세라믹 재질의 비오옴 특성 물질층과, 상기 상부의 세라믹 재질의 비오옴 특성 물질층 상부에 결합되는 전극으로 구성된 것을 특징으로 하는 반도체 장치.