KR200155047Y1 - Address decoder circuit - Google Patents

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KR200155047Y1
KR200155047Y1 KR2019960003400U KR19960003400U KR200155047Y1 KR 200155047 Y1 KR200155047 Y1 KR 200155047Y1 KR 2019960003400 U KR2019960003400 U KR 2019960003400U KR 19960003400 U KR19960003400 U KR 19960003400U KR 200155047 Y1 KR200155047 Y1 KR 200155047Y1
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Abstract

본 고안은 트랜지스터의 수를 감소시켜 칩의 레이아웃 설계시 칩 크기를 줄일수 있도록 한 어드레스 디코더 회로에 관한 것으로, 입력되는 제1,2어드레스 신호(A0)(A1)를 각각 반전하여 출력하는 제1,2인버터(I1)(I2)와, 상기 제1인버터(I1)의 출력단 ()과 접지단자 사이에 서로 직렬 연결되고 제2인버터(I2)의 출력단에 게이트가 공통으로 연결되는 PMOS 트랜지스터(QP1),NMOS 트랜지스터(QN1)로 이루어져 어드레스 디코딩 신호(Q1)를 출력하는 제1 CMOS 인버터(10)와, 상기 제1인버터(I1)의 출력단()과 접지단자 사이에 서로 직렬 연결되고 게이트에 제2어드레스 신호(A1)가 게이트에 공통으로 인가되는 PMOS 트랜지스터(QP2), NMOS트랜지스터(QN2)로 이루어져 어드레스 디코딩 신호(Q0)를 출력하는 제2 COMS 인버터(11)와, 상기 제1어드레스 신호(A0)의 입력단과 접지단자 사이에 서로 직렬 연결되고 제2인버터(I2)의 출력단에 게이트가 공통으로 연결되는 PMOS 트랜지스터(QP3),NMOS 트랜지스터(QN3)로 이루어져 어드레스 디코딩 신호(Q3)를 출력하는 제3 CMOS 인버터(12)와, 상기 제1어드레스 신호(A0)의 입력단과 접지단자 사이에 서로 직렬 연결되고 제2어드레스 신호(A1)의 입력단에 게이트가 공통으로 연결되는 PMOS 트랜지스터(QP4),NMOS 트랜지스터(QN4)로 이루어져 어드레스 디코딩 신호(Q2)를 출력하는 제4 CMOS 인버터(13)를 포함하여 구성된다.The present invention relates to an address decoder circuit that can reduce the number of transistors and reduce the chip size when designing a chip layout. The present invention inverts and outputs the input first and second address signals A 0 and A 1 , respectively. First and second inverters I 1 and I 2 and an output terminal of the first inverter I 1 ) Is composed of PMOS transistor QP 1 and NMOS transistor QN 1 connected in series between each other and the ground terminal and having a gate connected to the output terminal of the second inverter I 2 to output the address decoding signal Q 1 . The first CMOS inverter 10 and the output terminal of the first inverter I 1 ( ) In series to each other between the ground terminal being made up of the 2 PMOS transistor address signal (A 1) is applied in common to the gate (QP 2), NMOS transistors (QN 2) to the gate of the address decode signals (Q 0) A PMOS transistor 11 having a second COMS inverter 11 to be output and a serial connection between an input terminal of the first address signal A 0 and a ground terminal and a gate connected to the output terminal of the second inverter I 2 in common; QP 3 ) and a third CMOS inverter 12 including an NMOS transistor QN 3 to output an address decoding signal Q 3 , and a series connection between an input terminal and a ground terminal of the first address signal A 0 . And a fourth CMOS inverter 13 including a PMOS transistor QP 4 and an NMOS transistor QN 4 having a gate connected to the input terminal of the second address signal A 1 in common and outputting an address decoding signal Q 2 . It is configured to include.

Description

어드레스 디코더 회로Address decoder circuit

제1도는 종래에 따른 어드레스 디코더 회로도1 is a block diagram of an address decoder according to the related art.

제2도는 제1도에 따른 진리표2 is the truth table according to 1

제3도는 본 발명에 따른 어드레스 디코더 회로도3 is an address decoder circuit diagram according to the present invention.

제4도는 제3도에 따른 진리표4 is the truth table according to 3

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10,11,12,13 : 제1,제2,제3 및 제4 CMOS 인버터 I1,I2: 제1 및 제2인버터10,11,12,13: First, second, third and fourth CMOS inverters I 1 , I 2 : First and second inverters

본 고안은 어드레스 디코더 회로에 관한 것으로서, 특히 트랜지스터의 수를 감소시켜 칩의 레이아웃 설계시 칩 크기를 줄일수 있도록 한 어드레스 디코더 회로에 관한 것이다.The present invention relates to an address decoder circuit, and more particularly, to an address decoder circuit that can reduce the size of the chip in the layout design of the chip by reducing the number of transistors.

제1도는 종래에 따른 어드레스 디코더 회로도로서, 어드레스 신호 A0, A1을 각각 입력받는 제1 및 제2인버터(I1)(I2)와, 상기 제1 및 제2인버터(I1)(I2)의 출력단에 연결된 제1 NAND 게이트(N1)와, 상기 제1인버터(I1)의 출력단과 어드레스 신호 A1에 연결된 제2 NAND 게이트(N2)와, 상기 어드레스 신호 A0와 제2인버터(I2)의 출력단에 연결된 제3 NAND 게이트(N3)와, 상기 어드레스 신호 A0, A1에 연결된 제4 NAND 게이트(N4)와, 상기 제1, 제2, 제3 및 제4 NAND 게이트(N1)(N2)(N3)(N4)의 각각의 출력단에 연결되는 제3, 제4, 제5 및 제6인버터(I3)(I4)(I5)(I6)를 포함하여 구성된다.FIG. 1 is a circuit diagram of an address decoder according to the prior art, and includes first and second inverters I 1 and I 2 that receive address signals A 0 and A 1 , respectively, and the first and second inverters I 1 ( I 2 ) a first NAND gate N 1 connected to an output terminal of the first inverter, an output terminal of the first inverter I 1 , a second NAND gate N 2 connected to an address signal A 1 , and the address signal A 0 and A third NAND gate N 3 connected to an output terminal of the second inverter I 2 , a fourth NAND gate N 4 connected to the address signals A 0 and A 1 , and the first, second and third electrodes And third, fourth, fifth and sixth inverters I 3 (I 4 ) (I 4 ) (I) connected to respective output terminals of the fourth NAND gate N 1 (N 2 ) (N 3 ) (N 4 ). 5 ) (I 6 ).

상기와 같이 구성된 종래에 따른 어드레스 디코더 회로의 동작을 설명하면 다음과 같다.The operation of the conventional address decoder circuit constructed as described above is as follows.

먼저, 어드레스 신호가 A0=0, A1=0일때, 제1 및 제2인버터(I1)(I2)의 출력신호는 각각 1이 된다.First, when the address signals are A 0 = 0 and A 1 = 0, the output signals of the first and second inverters I 1 and I 2 become 1, respectively.

상기 제1 및 제2인버터(I1)(I2)에서 출력된 신호는 제1 NAND 게이트(N1)에으로 인가된다.Signals output from the first and second inverters I 1 and I 2 are applied to the first NAND gate N 1 . Is applied.

따라서, 상기 제1 NAND 게이트(N1)에서 출력되는 논리값은 0이고, 상기 논리값 0은 제3인버터(I3)를 통해 Q1=1으로 출력된다(제2도의 진리표 참조).Accordingly, the logic value output from the first NAND gate N 1 is 0, and the logic value 0 is output as Q 1 = 1 through the third inverter I 3 (see the truth table in FIG. 2).

또한, 상기 제1인버터(I1)에서 출력된 신호와 어드레스 신호 A1는 제2 NAND 게이트(N2)에=1, A1=0으로 인가된다.In addition, the signal output from the first inverter I 1 and the address signal A 1 are connected to the second NAND gate N 2 . = 1, A 1 = 0 is applied.

따라서, 상기 제2 NAND 게이트(N2)에서 출력되는 논리값은 1이고, 상기 논리값 1은 제4인버터(I4)를 통해 Q1=0으로 출력된다(제2도의 진리표 참조).Accordingly, the logic value output from the second NAND gate N 2 is 1, and the logic value 1 is output as Q 1 = 0 through the fourth inverter I 4 (see the truth table in FIG. 2).

또한, 상기 어드레스 신호 A0와 제2인버터(I2)에서 출력된 신호는 제3 NAND 게이트(N3)에으로 인가된다.In addition, the signal output from the address signal A 0 and the second inverter I 2 is transferred to the third NAND gate N 3 . Is applied.

따라서, 상기 제3 NAND 게트(N3)에서 출력되는 논리값은 1이고, 상기 논리값 1은 제5인버터(I5)를 통해 Q2=0으로 출력된다(제2도의 진리표 참조).Accordingly, the logic value output from the third NAND get N 3 is 1, and the logic value 1 is output as Q 2 = 0 through the fifth inverter I 5 (see the truth table in FIG. 2).

또한, 상기 어드레스 신호 A0, A1는 제4 NAND 게이트(N4)에 A0=0, A1=0으로 인가된다.In addition, the address signals A 0 and A 1 are applied to the fourth NAND gate N 4 with A 0 = 0 and A 1 = 0.

따라서, 상기 제4 NAND 게이트(N4)에서 출력되는 논리값은 1이고, 상기 논리값 1은 제6인버터(I6)를 통해 Q3=0으로 출력된다(제2도의 진리표 참조).Accordingly, the logic value output from the fourth NAND gate N 4 is 1, and the logic value 1 is output as Q 3 = 0 through the sixth inverter I 6 (see the truth table in FIG. 2).

여기서, NAND 게이트는 입력되는 2개의 논리값이 11일때만 그 결과값이 0이고, 나머지의 경우는 1이다.Here, the NAND gate has a result value of 0 only when two input logic values are 11, and 1 in the other cases.

즉, 상기 NAND 게이트(N1)에서 출력된 값이 0이므로 제3인버터(I3)를 통해 논리값 Q0=1을 갖게 되고, 나머지 회로의 출력단 Q1, Q2, Q3에서는 0의 논리값이 출력된다.That is, since the value output from the NAND gate N 1 is 0, the logic value Q 0 = 1 is obtained through the third inverter I 3 , and at the output terminals Q 1 , Q 2 , and Q 3 of the remaining circuits, 0 The logic value is output.

따라서, 어드레스 신호 A0, A1이 모두 0의 값을 가지면 출력단 Q0가 선택된다.Therefore, when the address signals A 0 and A 1 both have a value of 0, the output terminal Q 0 is selected.

상기와 같은 방법에 의하여 동작을 살펴보면 어드레스 신호 A0, A1이 1이면 Q1, 10이면 Q2, 11이면 Q3가 선택된다.Referring to the operation by the above method, Q 1 is selected if the address signals A 0 , A 1 are 1 , Q 2 is 10, and Q 3 is 11.

그러나, 상기의 어드레스 디코더 회로는 두 입력 어드레스 입력에서 인버터(I1)(I2)(I3)(I4)에 두개의 트랜지스터로 각각 구성되고, NAND 게이트(N1)(N2)(N3)(N4)에 네개의 트랜지스터로 각각 구성됨으로 레이아웃시 트랜지스터의 수가 많아 칩의 면적이 커지는 문제점이 있다.However, the above address decoder circuit is composed of two transistors in the inverters I 1 (I 2 ) (I 3 ) (I 4 ) at two input address inputs, respectively, and the NAND gates N 1 (N 2 ) ( Since N 3 ) (N 4 ) is composed of four transistors, there is a problem in that the area of the chip is large due to the large number of transistors in the layout.

본 고안은 상기한 종래에 따른 문제점을 해결하기 위한 것으로서, 본 고안에 따른 목적은 다수개의 CMOS 인버터를 접속 채용하여 트랜지스터의 수를 감소시켜 칩의 레이 아웃상 에서의 칩 크기를 줄일 수 있도록한 어드레스 디코더 회로를 제공하는데 있다.The present invention is to solve the above-described problems, the object of the present invention is to address the number of transistors by reducing the number of transistors by employing a plurality of CMOS inverters connected to reduce the size of the chip on the layout of the chip It is to provide a decoder circuit.

상기와 같은 목적을 달성하기 위한 본 고안에 따른 어드레스 디코더 회로는 입력되는 제1,2어드레스 신호(A0)(A1)를 각각 반전하여 출력하는 제1,2인버터(I1)(I2)와, 상기 제1인버터(I1)의 출력단()과 접지단자 사이에 서로 직렬 연결되고 제2인버터(I2)의 출력단에 게이트가 공통으로 연결되는 PMOS 트랜지스터(QP1),NMOS 트랜지스터(QN1)로 이루어져 어드레스 디코딩 신호(Q1)를 출력하는 제1 CMOS 인버터(10)와, 상기 제1인버터(I1)의 출력단()과 접지단자 사이에 서로 직렬 연결되고 게이트에 제2어드레스 신호(A1)가 게이트에 공통으로 인가되는 PMOS 트랜지스터(QP2), NMOS 트랜지스터(QN2)로 이루어져 어드레스 디코딩 신호(Q0)를 출력하는 제2CMOS 인버터(11)와, 상기 제1어드레스 신호(A0)의 입력단과 접지단자 사이에 서로 직렬 연결되고 제2인버터(I2)의 출력단에 게이트가 공통으로 연결되는 PMOS 트랜지스터(QP3),NMOS 트랜지스터(QN3)로 이루어져 어드레스 디코딩 신호(Q3)를 출력하는 제3 CMOS 인버터(12)와, 상기 제1어드레스 신호(A0)의 입력단과 접지단자 사이에 서로 직렬 연결되고 제2어드레스 신호(A1)의 입력단에 게이트가 공통으로 연결되는 PMOS 트랜지스터(QP4),NMOS 트랜지스터(QN4)로 이루어져 어드레스 디코딩 신호(Q2)를 출력하는 제4 COMS 인버터(13)를 포함하여 구성되는 것을 특징으로 한다.The address decoder circuit according to the present invention for achieving the above object is a first, second inverter (I 1 ) (I 2 ) for inverting and outputting the input first and second address signals (A 0 ) (A 1 ), respectively. ) And the output terminal of the first inverter (I 1 ) ) Is composed of PMOS transistor QP 1 and NMOS transistor QN 1 connected in series between each other and the ground terminal and having a gate connected to the output terminal of the second inverter I 2 to output the address decoding signal Q 1 . The first CMOS inverter 10 and the output terminal of the first inverter I 1 ( ) In series to each other between the ground terminal being made up of the 2 PMOS transistor address signal (A 1) is applied in common to the gate (QP 2), NMOS transistors (QN 2) to the gate of the address decode signals (Q 0) A PMOS transistor QP having a second CMOS inverter 11 to be output, a series connected between the input terminal of the first address signal A 0 and the ground terminal and a gate connected to the output terminal of the second inverter I 2 in common. 3 ), a third CMOS inverter 12 composed of an NMOS transistor QN 3 and outputting an address decoding signal Q 3 , and connected in series between an input terminal and a ground terminal of the first address signal A 0 . A fourth COMS inverter 13 including a PMOS transistor QP 4 and an NMOS transistor QN 4 having a gate connected to the input terminal of the second address signal A 1 in common and outputting an address decoding signal Q 2 is provided. It is characterized by including It is done.

이하, 본 고안에 따른 어드레스 디코더 회로의 바람직한 일실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a preferred embodiment of the address decoder circuit according to the present invention will be described with reference to the accompanying drawings.

제3도는 본 고안에 따른 어드레스 디코더 회로도로서, 어드레스 신호 A0, A1를 각각 입력받는 제1 및 제2인버터(I1)(I2)와, 상기 제1인버터(I1)의 출력단()에 PMOS 트랜지스터(QP1)/(QP2)의 드레인 단자에 각각 연결되고, 상기 제2인버터(I2)의 출력단()과 어드레스 신호 A1에 PMOS 트랜지스터(QP1)/(QP2) 및 NMOS 트랜지스터(QN1)/(QN2)의 게이트 단자가 공통으로 연결되어 있으며, NMOS 트랜지스터(QN1)(QN2)의 소오스 단자는 접지되어 있고, PMOS 트랜지스터(QP1)/(QP2)의 소오스 단자와 NMOS 트랜지스터(QN1)/(QN2)의 드레인 단자가 연결됨과 동시에 출력단자가 연결된 구성으로 이루어진 제1 및 제2 CMOS(10)(11)와, 상기 어드레스 신호 A0에 PMOS 트랜지스터(QP3)/(QP4)의 드레인 단자에 각각 연결되고, 상기 제2인버터(I2)의 출력단()과 어드레스 신호 A1에 PMOS 트랜지스터(QP3)/(QP4)의 게이트 단자가 공통으로 연결되어 있으며, NMOS 트랜지스터(QN3)/(QN4) 소오스 단자는 접지되어 있고, PMOS 트랜지스터(QP3)/(QP4)의 소오스 단자와 NMOS 트랜지스터(QN3)/(QN4)의 드레인 단자가 연결됨과 동시에 출력단자가 연결된 구성으로 이루어진 제3 및 제4 CMOS 인버터(12)(13)를 포함하여 구성된다.3 is an address decoder circuit diagram according to the present invention, and includes first and second inverters I 1 and I 2 that receive address signals A 0 and A 1 , respectively, and an output terminal of the first inverter I 1 . ) Is connected to the drain terminals of the PMOS transistors QP 1 / QP 2 , respectively, and the output terminal of the second inverter I 2 is ) And the gate terminals of the PMOS transistors (QP 1 ) / (QP 2 ) and the NMOS transistors (QN 1 ) / (QN 2 ) are commonly connected to the address signal A 1 and the NMOS transistors (QN 1 ) (QN 2 ) The first and the source terminals of the PMOS transistors QP 1 and QP 2 are connected to the source terminals of the NMOS transistors QN 1 and QN 2 , and the output terminals are connected. A second CMOS 10 and an output terminal of the second inverter I 2 , respectively, connected to a drain terminal of a PMOS transistor QP 3 / QP 4 to the address signal A 0 . ) And the gate terminals of the PMOS transistors QP 3 and QP 4 are commonly connected to the address signal A 1 , the NMOS transistors QN 3 and QN 4 source terminals are grounded, and the PMOS transistors QP are connected to each other. 3 ) and ( 3 ) and ( 4 ) CMOS inverters 12 and 13 having a configuration in which the source terminal of the QP 4 and the drain terminal of the NMOS transistor QN 3 / QN 4 are connected and the output terminal is connected. It is configured by.

상기와 같이 구성된 본 고안에 따른 어드레스 디코더 회로의 동작을 설명하면 다음과 같다.Referring to the operation of the address decoder circuit according to the present invention configured as described above are as follows.

먼저, 어드레스 신호 A0=0, A1=0일때, 제1 및 제2인버터(I1)(I2)의 출력신호는 각각 1이 된다.First, when the address signals A 0 = 0 and A 1 = 0, the output signals of the first and second inverters I 1 and I 2 become 1, respectively.

상기 제1인버터(I1)의 출력신호은 제1 및 제2 CMOS 인버터(10)(11)의 PMOS 트랜지스터(QP1/, (QP2) 드레인 단자에 인가된다.Output signal of the first inverter I 1 Is applied to the PMOS transistors QP 1 / and (QP 2 ) drain terminals of the first and second CMOS inverters 10 and 11.

또한, 상기 제2인버터(I2)의 출력신호에 의하여 제1 CMOS 인버터(10)의 PMOS 트랜지스터(QP1)가 오프되고, NMOS 트랜지스터(QN1)는 턴 온(Turn On)된다.In addition, the output signal of the second inverter (I 2 ) As a result, the PMOS transistor QP 1 of the first CMOS inverter 10 is turned off, and the NMOS transistor QN 1 is turned on.

따라서, 그라운드 신호 Q1=0이 출력된다(제4도의 진리표 참조).Therefore, the ground signal Q 1 = 0 is output (see the truth table in FIG. 4).

또한, 상기 어드레스 신호=0에 의하여 제2 CMOS 인버터(11)의 NMOS 트랜지스터(QN2)가 오프되고, PMOS 트랜지스터(QP2)는 턴 온 된다.In addition, the address signal The NMOS transistor QN 2 of the second CMOS inverter 11 is turned off and the PMOS transistor QP 2 is turned on by = 0.

따라서, 상기 제1인버터(I1)의 출력신호이 출력신호 Q0=1이 출력된다(제4도의 진리표 참조).Therefore, the output signal of the first inverter I 1 This output signal Q 0 = 1 is output (see the truth table in FIG. 4).

상기 어드레스 신호 A0=0는 제3 및 제4 CMOS 인버터(12)(13)의 PMOS 트랜지스터(QP3)/(QP4) 드레인 단자에 인가된다.The address signal A 0 = 0 is applied to the drain terminals of the PMOS transistors QP 3 / QP 4 of the third and fourth CMOS inverters 12 and 13.

또한, 상기 제2인버터(I2)의 출력신호에 의하여 제3 CMOS 인버터(12)의 PMOS 트랜지스터(OP3)가 오프되고, NMOS 트랜지스터(QN3)는 턴 온 된다.In addition, the output signal of the second inverter (I 2 ) As a result, the PMOS transistor OP 3 of the third CMOS inverter 12 is turned off, and the NMOS transistor QN 3 is turned on.

따라서, 그라운드 신호 Q3=0이 출력된다(제4도의 진리표 참조).Therefore, the ground signal Q 3 = 0 is output (see the truth table in FIG. 4).

또한, 상기 어드레스 신호 A1=0에 의하여 제4 CMOS 인버터(13)의 PMOS 트랜지스터(QP4)가 오프되고, NMOS 트랜지스터(QN4)는 턴 온 된다.The PMOS transistor QP 4 of the fourth CMOS inverter 13 is turned off and the NMOS transistor QN 4 is turned on by the address signal A 1 = 0.

따라서, 그라운드 신호 Q2=0이 출력된다(제4도의 진리표 참조).Therefore, the ground signal Q 2 = 0 is output (see the truth table in FIG. 4).

즉, 어드레스 신호 A0=0, A1=0이면, 출력단 Q0만이 1이 되고, 나머지 출력단 Q1, Q2,Q3는 0를 출력하게 되므로 Q0가 선택된다.That is, when the address signals A 0 = 0 and A 1 = 0, only the output terminal Q 0 becomes 1, and the remaining output terminals Q 1 , Q 2 , and Q 3 output 0, so that Q 0 is selected.

상기와 같은 일련의 턴 온 동작에 따라 어드레스 신호 A0, A1이 1이면 Q1, 10 이면 Q2,11이면 Q3가 선택된다.A set of address signals in accordance with the turn-on action A 0, A 1 is 1, then Q 1, Q 10 is 2, Q 3 is 11 as described above is selected.

상술한 바와 같이 본 고안에 따른 어드레스 디코더 회로는 다수개의 CMOS 인버터를 접속 채용함으로써 트랜지스터의 수를 감소시켜 칩의 레이아웃 설계시 칩 크기를 줄일 수 있으므로 어드레스 디코더 회로에 유용하게 적용되는 이점이 있다.As described above, the address decoder circuit according to the present invention employs a plurality of CMOS inverters connected to each other, thereby reducing the number of transistors, thereby reducing the chip size when designing the layout of the chip.

Claims (1)

(정정) 입력되는 제1,2어드레스 신호(A0)(A1)를 각각 반전하여 출력하는 제1,2인버터(I1)(I2)와, 상기 제1인버터(I1)의 출력단()과 접지단자 사이에 서로 직렬 연결되고 제2인버터(I2)의 출력단에 게이트가 공통으로 연결되는 PMOS 트랜지스터(QP1), NMOS트랜지스터(QN1)로 이루어져 어드레스 디코딩 신호(Q1)를 출력하는 제1 CMOS 인버터(10)와, 상기 제1인버터(I1)의 출력단()과 접지단자 사이에 서로 직렬 연결되고 게이트에 제2어드레스 신호(A1)가 게이트에 공통으로 인가되는 PMOS 트랜지스터(QP2),NMOS 트랜지스터(QN2)로 이루어져 어드레스 디코딩 신호(Q0)를 출력하는제2 CMOS 인버터(11)와, 상기 제1어드레스 신호(A0)의 입력단과 접지단자 사이에 서로 직렬 연결되고 제2 인버터(I2)의 출력단에 게이트가 공통으로 연결되는 PMOS 트랜지스터(QP3), NMOS 트랜지스터(QN3)로 이루어져 어드레스 디코딩 신호(Q3)를 출력하는 제3 CMOS인버터(12)와, 상기 제1어드레스 신호(A0)의 입력단과 접지단자 사이에 서로 직렬 연결되고 제2어드레스 신호( A1)의 입력단에 게이트가 공통으로 연결되는 PMOS 트랜지스터(QP4),NMOS 트랜지스터(QN4)로 이루어져 어드레스 디코딩 신호(Q2)를 출력하는 제4 CMOS 인버터(13)를 포함하여 구성되는 것을 특징으로 하는 어드레스 디코더 회로.(Correct) Output terminals of the first and second inverters I 1 and I 2 that invert and output the inputted first and second address signals A 0 and A 1 , respectively, and the first inverter I 1 . ( ) Is composed of a PMOS transistor QP 1 and an NMOS transistor QN 1 connected in series between each other and a ground terminal and having a gate connected to the output terminal of the second inverter I 2 to output an address decoding signal Q 1 . The first CMOS inverter 10 and the output terminal of the first inverter I 1 ( ) In series to each other between the ground terminal being made up of the 2 PMOS transistor address signal (A 1) is applied in common to the gate (QP 2), NMOS transistors (QN 2) to the gate of the address decode signals (Q 0) A PMOS transistor 11 having a second CMOS inverter 11 to be output and a series connected between the input terminal of the first address signal A 0 and the ground terminal and having a gate connected to the output terminal of the second inverter I 2 in common; QP 3 ), a third CMOS inverter 12 composed of an NMOS transistor QN 3 to output an address decoding signal Q 3 , and a series connection between an input terminal and a ground terminal of the first address signal A 0 . And a fourth CMOS inverter 13 configured to include an PMOS transistor QP 4 and an NMOS transistor QN 4 having a gate connected to the input terminal of the second address signal A 1 in common to output an address decoding signal Q 2 . Specially configured to include The address decoder circuit for.
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