KR0128242Y1 - Nand gate with two input - Google Patents

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Abstract

본 고안은 두 개의 낸드회로에 관한 것으로, 두 개의 낸드회로는 두 개의 낸드논리회로를 실제로 모스 트랜지스터를 사용하여 구현할 시 피모스 트랜지스터 및 앤모스 트랜지스터의 소요갯수가 많아서 제작공정이 복잡해지고 가격이 상승되는 문제점이 있었다.The present invention relates to two NAND circuits, and the two NAND circuits have a large number of PMOS transistors and NMOS transistors when the two NAND logic circuits are actually implemented using MOS transistors, which makes the manufacturing process complicated and increases the price. There was a problem.

본 고안은 이와 같은 종래 회로의 문제점을 감안하여 한 개의 공통입력단을 가진 두 개의 낸드논리회로를 모스 트랜지스터로 구현할 시 소용되는 모스 트랜지스터 갯수를 감소시킨 두 개의 낸드회로를 안출한 것이다.The present invention devised two NAND circuits that reduce the number of MOS transistors used when implementing two NAND logic circuits having one common input terminal as a MOS transistor in view of the problems of the conventional circuit.

Description

두 개의 낸드회로Two NAND circuits

제1도는 피모스 및 앤모스로 구현할 두 개의 낸드 논리회로도.1 is a diagram of two NAND logic circuits to be implemented by PMOS and NMOS.

제2도는 두 개의 낸드 회로도.2 is a two NAND circuit diagram.

제3도는 본 고안 두 개의 낸드 회로도.3 is two NAND circuit diagram of the present invention.

제4도는 종래 회로 및 본 고안 회로의 진리표.4 is a truth table of a conventional circuit and a circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1,2 : 낸드(NAND) 게이트 P1-P4,P11-P13: 피모스(PMOS)1,2: NAND gate P 1 -P 4 , P 11 -P 13 : PMOS

N1-N4,N11-N13: 앤모스(NMOS)N 1 -N 4 , N 11 -N 13 : NMOS

본 고안은 한 개의 공통 입력단을 가진 두 개의 낸드회로에 관한 것으로, 특히 이 두 개의 낸드회로를 모스(MOS) 트랜지스터로 구현할 시 소요되는 모스 트랜지스터 갯수를 감소시킨 두 개의 낸드(NAND) 회로에 관한 것이다.The present invention relates to two NAND circuits having one common input stage, and more particularly to two NAND circuits in which the number of MOS transistors required when implementing the two NAND circuits as MOS transistors is reduced. .

종래 두 개의 낸드회로는 제2도에 도시된 바와 같이, 피모스(P1)(P2)의 게이트에는 각각 입력신호(a) 및 (b)가 인가되고 소오스는 하이공급신호(Vcc)에 연결되고, 피모스(P1)(P2) 드레인은 출력신호(A)를 출력함과 아울러 게이트에 입력신호(a)가 인가되는 앤모스(N1)의 드레인 및 소오스와 게이트에 입력신호(C)가 인가되는 앤모스(N2)의 드레인 및 소오스를 통하여 로우공급신호(Vss)에 연결되고, 피모스(P3)(P4)의 게이트에는 각각 입력신호(a) 및 (b)가 인가되고 소오스는 하이공급신호(Vcc)에 연결되고, 피모스(P3)(P4) 드레인은 출력신호(B)를 출력함과 아울러 게이트에 입력신호(b)가 인가되는 앤모스(N3)의 드레인 및 소오스와 게이트에 입력신호(c)가 인가되는 앤모스(N4)의 드레인 및 소오스를 통하여 로우공급신호(Vss)에 연결되도록 구성되어 있다.In the conventional two NAND circuits, as shown in FIG. 2 , input signals a and b are applied to gates of PMOS P 1 and P 2 , respectively, and a source is applied to a high supply signal Vcc. PMOS (P 1 ) (P 2 ) drain is connected to the output signal (A), the input signal (a) is applied to the drain and source of the NMOS (N 1 ) and the input signal to the gate (C) is connected to the low supply signal Vss through the drain and source of the NMOS N 2 to which it is applied, and the input signals a and b respectively at the gates of the PMOS P 3 and P 4 . ) Is applied, the source is connected to the high supply signal Vcc, the PMOS (P 3 ) (P 4 ) drain outputs the output signal (B), and the NMOS that the input signal (b) is applied to the gate. It is (n 3), the drain and the input signal (c) to the source and the gate through the drain and source of the NMOS (n 4) is applied in is configured to connect to the low supply signal (Vss).

종래 회로의 작용을 제1도 및 제2도와 제4도를 참조로 상세히 설명한다.The operation of the conventional circuit will be described in detail with reference to FIGS. 1, 2 and 4.

종래 두 개의 낸드회로는 제1도에 도시된 두 개의 낸드(NAND) 게이트(1)(2)에 의해 행해지는 논리연산을 한다. 즉 낸드게이트(1)(2) 입력단에 각각 입력신호(a)(b)(c)가 인가되면 출력단자(A)(B)로 각각 연산결과인()와 ()를 출력한다.The conventional two NAND circuits perform logical operations performed by the two NAND gates 1 and 2 shown in FIG. That is, when the input signals (a) (b) (c) are applied to the input terminals of the NAND gates (1) and (2), respectively, the calculation results are respectively calculated as output terminals (A) and (B). )Wow ( )

일례로서 제4도에 도시된 진리표의 입력신호(a,b,c)가 (0,1,1)인 경우 제2도에 도시된 종래 회로의 동작을 살펴보면, 입력신호(a)가 로우이므로 피모스(P1)는 도통하고 앤모스(N1)는 차단되어 출력신호(A)는 하이가 되고, 입력신호(b)(c)가 각각 하이이므로 피모스(P3)(P4)는 차단되고 앤모스(N3)(N4)는 도통되므로 출력신호(B)는 로우신호가 출력되어 제2도 회로는 제4도 진리표대로 동작하여 제1도에 도시된 두 개의 낸드논리회로 연산을 한다.As an example, when the input signals a, b, and c of the truth table shown in FIG. 4 are (0, 1, 1). Referring to the operation of the conventional circuit shown in FIG. 2, since the input signal a is low, PMOS (P 1 ) conducts and NMOS (N 1 ) is interrupted so that output signal (A) becomes high, and input signals (b) and (c) are respectively high, so PMOS (P 3 ) (P 4 ) Is blocked and NMOS N 3 (N 4 ) is turned on, so the output signal B is outputted with a low signal so that the FIG. 2 circuit operates according to the FIG. 4 truth table so that the two NAND logic circuits shown in FIG. Perform the operation.

그러나 이와 같이 구성된 종래 두 개의 낸드회로는 두 개의 낸드논리회로를 실제로 모스 트랜지스터를 사용하여 구현할 시 피모스 트랜지스터 및 앤모스 트랜지스터의 소요갯수가 많아서 제작공정이 복잡해지고 가격이 상승되는 문제점이 있었다.However, the conventional two NAND circuits configured as described above have a problem in that the number of PMOS transistors and NMOS transistors when the two NAND logic circuits are actually implemented using MOS transistors increases the complexity of the manufacturing process and increases the price.

본 고안은 이와 같은 종래의 문제점을 감안하여 한 개의 공통입력단을 가진 두 개의 낸드논리회로를 모스 트랜지스터로 구현할 시 소용되는 모스 트랜지스터 갯수를 두 개의 낸드회로를 안출한 것으로 이하 첨부한 도면을 참조로 상세히 설명한다.In view of the conventional problems, the present invention devises two NAND circuits for the number of MOS transistors used when implementing two NAND logic circuits having one common input terminal as MOS transistors. Explain.

본 고안 두 개의 낸드회로는 제3도에 도시된 바와 같이, 피모스(P11)(P12)(P13) 소오스는 하이공급신호(Vcc)에 연결되어 있고 각각의 게이트에는 입력신호(a),(b),(c)가 인가되고 각각의 드레인은 앤모스(N11)(N12)(N13)의 드레인에 각각 연결되어 있고, 피모스(P11) 드레인은 앤모스(N12)(N13)의 소오스에 연결되어 있고, 앤모스(N11)의 소오스는 로우공급신호(Vss)에 연결되어 있고, 피모스(P12) 드레인과 앤모스(N12) 드레인과의 접속점에서 출력신호(A)가 출력되고, 피모스(P13) 드레인과 앤모스(N13) 드레인과의 접속점에서 출력신호(B)가 출력되도록 구성되어 있다.In the two NAND circuits of the present invention, as shown in FIG. 3, the PMOS P 11 , P 12 , and P 13 sources are connected to the high supply signal Vcc, and each gate has an input signal a. ), (b) and (c) are applied and each drain is connected to the drain of NMOS (N 11 ) (N 12 ) (N 13 ), respectively, and the PMOS (P 11 ) drain is an NMOS (N). 12 ) is connected to the source of (N 13 ), and the source of NMOS (N 11 ) is connected to the low supply signal (Vss), and the PMOS (P 12 ) drain and the NMOS (N 12 ) drain is output from the connection point and the output signal (a), is configured to output a PMOS (P 13) and drain NMOS (n 13) the output signal (B) at a connection point of the drain.

이와 같이 구성된 본 고안 회로의 작용효과를 제3도와 제4도의 참조로 상세히 설명한다.Effects of the inventive circuit constructed as described above will be described in detail with reference to FIGS. 3 and 4.

일례로서 제4도에 도시된 진리표의 입력신호(a,b,c)가 (0,1,1)인 경우 제3도에 도시된 본 고안 회로의 동작을 살펴보면, 게이트로 하이 입력신호(c)가 입력되므로 피모스(P11)는 차단되고 앤모스(N11)는 도통된다. 또한 로우의 입력신호(a)가 게이트로 인가되므로 피모스(P12)는 도통되고 앤모스(N12)는 차단되어 피모스(P12) 드레인과 앤모스(N12) 드레인과의 접속점에서 하이의 출력신호(A)가 출력된다.As an example, when the input signals a, b, and c of the truth table shown in FIG. 4 are (0, 1, 1), the operation of the inventive circuit shown in FIG. ) Is input, PMOS P 11 is cut off and NMOS N 11 is conducted. In addition, since the input signal (a) of the low applied to the gate PMOS (P 12) it is conductive and the NMOS (N 12) is blocked PMOS (P 12) the drain and the NMOS (N 12) at a connection point of the drain A high output signal A is output.

한편 하이의 입력신호(b)가 게이트로 인가되면 피모스(P13)는 차단되고 앤모스(N13)는 도통되므로 피모스(P13) 드레인과 앤모스(N13) 드레인과의 접속점은 도통상태의 앤모스(N13)(N11)를 통하여 로우공급전압에 연결되므로 로우의 출력신호(B)가 출력된다.On the other hand when high input signals (b) is applied to the gate PMOS (P 13) are NMOS (N 13) is conductive, so PMOS (P 13) the drain and the NMOS (N 13) connection point of the drain block It is connected to the low supply voltage through the NMOS N 13 (N 11 ) in the conductive state, so that the low output signal B is output.

이와 같이 구성된 본 고안 회로를 사용하면 한 개의 공통입력단을 가진 두 개의 낸드논리회로를 모스 트랜지스터로 구현할 시 소요되는 모스 트랜지스터 갯수를 감소시킬 수 있는 효과가 있게 된다.By using the inventive circuit configured as described above, it is possible to reduce the number of MOS transistors required when implementing two NAND logic circuits having one common input terminal as MOS transistors.

Claims (1)

피모스(P11)(P12)(P13) 소오스는 하이공급신호(Vcc)에 연결되어 있고 각각의 게이트에는 입력신호(a),(b),(c)가 인가되고 각각의 드레인은 앤모스(N11)(N12)(N13)의 드레인에 각각 연결되어 있고, 피모스(P11) 드레인은 앤모스(N12)(N13)의 소오스에 연결되어 있고, 앤모스(N11)의 소오스는 로우공급신호(Vss)에 연결되어 있고, 피모스(P12) 드레인과 앤모스(N12) 드레인과의 접속점에서 출력신호(A)가 출력되고, 피모스(P13) 드레인과 앤모스(N13) 드레인과의 접속점에서 출력신호(B)가 출력되도록 구성된 것을 특징으로 하는 두 개의 낸드회로.PMOS (P 11 ) (P 12 ) (P 13 ) sources are connected to the high supply signal (Vcc) and input signals (a), (b) and (c) are applied to each gate and each drain is NMOS (n 11) (n 12) are respectively connected to the drain of the (n 13), PMOS (P 11) the drain is connected to the source of NMOS (n 12) (n 13) , and Moss ( n 11), a source is connected to the low supply signal (Vss), PMOS (P 12), the drain and the NMOS (n 12) output signal (a in the connection point of the drain), it is output, and PMOS (P 13 of ) and drain NMOS (n 13) at a connection point of the drain output signal (B), two NAND circuits, characterized in that is configured to be output.
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