KR0113170Y1 - Cmos input circuit - Google Patents
Cmos input circuitInfo
- Publication number
- KR0113170Y1 KR0113170Y1 KR2019910019454U KR910019454U KR0113170Y1 KR 0113170 Y1 KR0113170 Y1 KR 0113170Y1 KR 2019910019454 U KR2019910019454 U KR 2019910019454U KR 910019454 U KR910019454 U KR 910019454U KR 0113170 Y1 KR0113170 Y1 KR 0113170Y1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- input circuit
- inverter
- cmos input
- modes
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
본 고안은 씨모스 입력회로에 관한 것으로, 종래의 인버터의 경우 2 상태의 출력만을 나타내어 많은 모드 상태가 필요한 집적회로에서 모드수에 비하여 핀수가 증가하는 문제점이 있었다.The present invention relates to a CMOS input circuit, and in the case of the conventional inverter shows only the output of the two-state, there is a problem that the pin count is increased compared to the number of modes in the integrated circuit that requires a large number of mode states.
상기와 같은 문제점을 감안한 본 고안은 모스트랜지스터를 이용한 바이어스부를 장착하여 3 상태의 출력을 구현할 수 있게 하여 많은 모드수가 필요한 집적회로에서 핀수를 절감할 수 있으며 이로 인하여 집적회로 제작시 원가 절감 효과도 있다.In consideration of the problems described above, the present invention can be realized by the output of the three-state by mounting the bias unit using a MOS transistor to reduce the number of pins in the integrated circuit that requires a large number of modes, thereby reducing the cost of manufacturing integrated circuits .
Description
제1도는 일반적인 2출력 상태를 갖는 씨모스 입력회로도.1 is a CMOS input circuit diagram having a general two output state.
제2도는 본 고안의 씨모스 입력회로.2 is a CMOS input circuit of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
I11-I12 : 인버터 MP11 : 피모스 트랜지스트I11-I12: Inverter MP11: PMOS Transistor
MN12 : 엔모스 트랜지스터MN12: NMOS Transistor
본 고안은 씨모스 입력회로에 관한 것으로, 특히 모드 선택 회로에 적당하도록 3 출력 상태를 갖는 씨모스 입력회로에 관한 것이다.The present invention relates to a CMOS input circuit, and more particularly to a CMOS input circuit having a three output state to be suitable for the mode selection circuit.
제1도는 일반적인 2 출력 상태를 갖는 씨모스 입력회로도로서 입력핀을 통한 입력신호는 인버터(I1)를 통하여 출력핀으로 출력된다. 이 내부는 엔모스 트랜지스터와 피모스 트랜지스터로 구성되며 이 회로의 동작 과정을 살펴보면 다음과 같다.FIG. 1 is a CMOS input circuit diagram having a general two output state in which an input signal through an input pin is output to an output pin through an inverter I1. The interior is composed of NMOS transistor and PMOS transistor. The operation process of this circuit is as follows.
먼저 입력단자(VI)에 고전위 신호가 인가되면, 피모스 트랜지스터는 오프되고 엔모스 트랜지스터는 온되어 인버터(I11)의 출력단자(VD)에는 저전위 신호가 출력되며, 또한 인버터(I11)의 입력단자에 저전위 신호가 인가되면 피모스 트랜지스터는 온되고 엔모스 트랜지스터는 오프되어 인버터(I11)의 출력단자(VO)에는 고전위 신호가 출력되어 인버터로서 작용을 한다.First, when a high potential signal is applied to the input terminal V I , the PMOS transistor is turned off, the NMOS transistor is turned on, and a low potential signal is output to the output terminal V D of the inverter I11, and the inverter I11. When the low potential signal is applied to the input terminal of the PMOS transistor, the PMOS transistor is turned on and the NMOS transistor is turned off, and a high potential signal is output to the output terminal V O of the inverter I11 to act as an inverter.
그러나, 상기와 같이 작용하는 인버터는 고전위 신호와 저전위 신호인 2 상태만 존재하여 많은 모드 기능을 갖는 집적회로에서 종래의 입력회로를 사용할 경우 N개의 핀으로 2N개의 모드를 만들 수 밖에 없으므로 모드 수가 증가하려면 핀수도 증가하여야 하는 문제점이 있었다.However, the inverter operating as described above has only two states, a high potential signal and a low potential signal, so when using a conventional input circuit in an integrated circuit having many mode functions, only 2 N modes can be made with N pins. To increase the number of pins had to increase the problem.
상기와 같은 문제점을 개선하기 위한 본 고안의 목적은 인버터의 입력단자에 바이어스부를 장착하여 3출력 상태를 갖게 함으로서 종래의 핀수에 대한 모드수보다 많은 모드수를 구현하고자 하는 것이다.An object of the present invention for improving the above problems is to implement a number of modes than the number of modes for the conventional pin number by having a three output state by mounting a bias portion to the input terminal of the inverter.
제2도는 본 고안의 씨모스 입력회로도로서 입력단자(VI)를 소스가 전원전압(VDD)에 접속된 피모스 트랜지스터(MP11)의 게이트와, 소스가 접지된 엔모스 트랜지스터(MN12)의 게이트에 공통 접속하고, 상기 엔모스 트랜지스터(MN12)와 피모스 트랜지스터(MP11)의 드레인은 서로 접속되며, 그 드레인은 상기 모스트랜지스터(MP11)(MN12)의 게이트와 접속하여 바이어스부(10)를 구성하며, 그 바이어스부(10)의 출력단자는 인버터(I11),(I12) 입력단자에 접속되고, 그 인버터(I11),(I12)의 출력단자(VO1),(VO2)를 최종 출력단자로 구성한 것으로, 작용 및 효과를 제2도를 참조하여 상세히 설명하면 다음과 같다.FIG. 2 is a CMOS input circuit diagram of the present invention, in which a gate of a PMOS transistor MP11 whose input terminal V I is connected to a power supply voltage V DD , and an NMOS transistor MN12 having a source grounded are shown in FIG. The NMOS transistor MN12 and the drain of the PMOS transistor MP11 are connected to each other in common, and the drains thereof are connected to the gates of the MOS transistors MP11 and MN12 to connect the bias unit 10 to each other. The output terminal of the bias unit 10 is connected to the input terminals of the inverters I11 and I12, and the output terminals VO 1 and VO 2 of the inverters I11 and I12 are finally outputted. It is configured as a terminal, the operation and effect will be described in detail with reference to FIG.
먼저, 본 고안이 원하는 동작을 하기 위해서는 다음과 같은 동작 조건을 만족하여야 한다.First, in order to perform the desired operation of the present invention, the following operating conditions must be satisfied.
바이어스부(10)의 피모스 트랜지스터(MP11)와 엔모스 트랜지스터(MN12)의 드레인 전압(VD)을VDD가 되게 설정하여야 한다.The drain voltage VD of the PMOS transistor MP11 and the NMOS transistor MN12 of the bias unit 10 may be adjusted. It should be set to be V DD .
그러기 위한 조건으로 드레인 전류값을 계산하면 하기와 같은 식을 얻을 수 있다.If the drain current value is calculated under such conditions, the following equation can be obtained.
여기서, βn, βp는 엔모스 트랜지스터(MN12)와 피모스 트랜지스터(MP11)의 이득이며, 이 이득(βn, βp)은 모스트랜지스터(MN12)(MP11)의 길이와 폭이 비율로 구해지며, VTn, VTp는 엔모스 트랜지스터(MN12)와 피모스 트랜지스터(MP11)가 동작하기 위한 문턱 전압이다.Here, βn and βp are gains of the NMOS transistor MN12 and the PMOS transistor MP11, and these gains βn and βp are the ratios of the length and width of the MOS transistors MN12 and MP11. V Tn and V Tp are threshold voltages for the NMOS transistor MN12 and the PMOS transistor MP11 to operate.
상기 식 ①식과 ②식에서 모스트랜지스터(MP11)(MN12)의 구조적 특성상 게이트로 전류가 흐르지 않기 때문에 모스트랜지스터(MP11)(MN12)의 드레인 전류는 IMP11= IMN12이 되므로 드레인 전압은 다음과 같이 표현할 수 있다.Since the current does not flow to the gate due to the structural characteristics of the MOS transistors MP11 and MN12, the drain current of the MOS transistor MP11 and MN12 becomes I MP11 = I MN12 , so the drain voltage is expressed as follows. Can be.
식 ③에서 VTP=VTn, βp=βn 이면In Equation ③, if V TP = V Tn , βp = βn
Vx =VDD가 설정된다(단, MP11 = MN12 0)이 되도록 βn,βp를 결정한다.Vx = Β n and β p are determined so that V DD is set (where MP11 = MN12 0).
두번째로 인버터(I11)(I12)의 로직 스레쉬홀드(logic threshold)를 각각VDD및VDD가 되도록 인버터를 구성하는 모스트랜지스터의 크기를 설정한다.Secondly, the logic thresholds of the inverters I11 and I12 are respectively set. V DD and Set the size of the MOS transistors that make up the inverter to be V DD .
씨모스 인버터에서 로직 스레쉬홀드는 식 ③과 같이 나타낼 수 있다.The logic threshold in the CMOS inverter can be expressed as
즉,In other words,
여기서, VT11=VDD, VT12=VDD로 설정하여야 한다.Where V T11 = V DD , V T12 = It should be set to V DD .
상기와 같은 조건을 만족하는 본 고안의 씨모스 입력회로의 동작을 살펴보면 다음과 같다.Looking at the operation of the CMOS input circuit of the present invention that satisfies the above conditions are as follows.
입력단자(VI)에 고전위 신호가 인가되면 바이어스부(10)의 피모스 트랜지스터(MP11)는 오프되고 엔모스 트랜지스터(MN12)는 도통되어 상기 바이어스부(10)의 출력단자에 고전위 신호가 출력되어 인버터(I11)(I12)의 출력단자(VO1)(VO2) 모두에 저전위 신호가 출력되며, 바이어스부(10)의 입력단자(VI)에 저전위 신호를 인가하면 바이어스부(10)의 피모스 트랜지스터(MP11)는 도통되고 엔모스 트랜지스터(MN12)는 오프되어 출력단자에 저전위 신호가 출력되며, 인버터(I11)(I12)의 출력단자(VO1)(VO2)에 모두 고전위 신호가 출력된다. 이상은 종래와 동일한 동작을 하지만 바이어스부(10)의 입력이 개방되었을 때는 본 고안의 씨모스 입력회로 동작 조건인 VT11=VDD, VT12=VDD으로 인하여 인버터(I11)의 출력단자(VO1)는 고전위 신호를 출력하고, 인버터(I12)의 출력단자(VO2)는 저전위 신호를 출력하게 된다.When a high potential signal is applied to the input terminal V I , the PMOS transistor MP11 of the bias unit 10 is turned off and the NMOS transistor MN12 is turned on so that the high potential signal is applied to the output terminal of the bias unit 10. Is output to output low potential signals to all of the output terminals V O1 and V O2 of the inverters I11 and I12. When a low potential signal is applied to the input terminal V I of the bias unit 10, the bias is applied. The PMOS transistor MP11 of the unit 10 is turned on and the NMOS transistor MN12 is turned off to output a low potential signal to the output terminal, and the output terminal V O1 (V O2 ) of the inverters I11 and I12. ), A high potential signal is output. The above operation is the same as the conventional operation, but when the input of the bias unit 10 is opened, V T11 = an operating condition of the CMOS input circuit of the present invention. V DD , V T12 = Due to V DD , the output terminal V O1 of the inverter I11 outputs a high potential signal, and the output terminal V O2 of the inverter I12 outputs a low potential signal.
이상에서 설명한 바와같이 본 고안은 입력단자에 바이어스부를 구비하여 3 종류의 출력 상태를 만들 수 있어 2개의 모드를 설정할 수 있는 종래의 씨모스 입력회로보다 더 많은 3개의 모드를 설정할 수 있게 되고, 이에따라 모드수가 많아질수록 핀수의 절감 효과를 얻을 수 있고 이로 인하여 집적 회로 제작시 원가절감 효과도 있다.As described above, the present invention can provide three types of output states by providing a bias portion at an input terminal, so that more three modes can be set than a conventional CMOS input circuit which can set two modes. As the number of modes increases, the number of pins can be reduced, thereby reducing the cost of fabricating integrated circuits.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910019454U KR0113170Y1 (en) | 1991-11-14 | 1991-11-14 | Cmos input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019910019454U KR0113170Y1 (en) | 1991-11-14 | 1991-11-14 | Cmos input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930012335U KR930012335U (en) | 1993-06-25 |
| KR0113170Y1 true KR0113170Y1 (en) | 1998-10-01 |
Family
ID=19322205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019910019454U KR0113170Y1 (en) | 1991-11-14 | 1991-11-14 | Cmos input circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0113170Y1 (en) |
-
1991
- 1991-11-14 KR KR2019910019454U patent/KR0113170Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930012335U (en) | 1993-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100219743B1 (en) | Level inverter circuit | |
| US4506168A (en) | Schmitt trigger circuit | |
| EP0454135A2 (en) | MOS type input circuit | |
| US5073727A (en) | Cmos inverter with noise reduction feedback means | |
| US5151616A (en) | Cmos high voltage switch | |
| KR100348931B1 (en) | Very low power logic circuit family with enhanced noise immunity | |
| US5216292A (en) | Pullup resistance control input circuit and output circuit | |
| US6094067A (en) | Output buffer circuit | |
| US5880617A (en) | Level conversion circuit and semiconductor integrated circuit | |
| US4406957A (en) | Input buffer circuit | |
| US4763022A (en) | TTL-to-CMOS buffer | |
| KR0176326B1 (en) | Exclusive or / nor gate circuit | |
| KR100241201B1 (en) | Bus hold circuit | |
| KR0113170Y1 (en) | Cmos input circuit | |
| US6335649B1 (en) | Schmitt trigger circuit | |
| JP2800336B2 (en) | Semiconductor analog switch | |
| US20230327652A1 (en) | Semiconductor device and input signal controlling method | |
| KR970004057B1 (en) | Input buffer | |
| KR0169416B1 (en) | Schmitt-trigger circuit | |
| JPH05326863A (en) | Semiconductor integrated circuit | |
| US6404238B1 (en) | Ratio logic gate with a current mirror | |
| KR940005875Y1 (en) | Cmos output buffer circuit | |
| KR0117120Y1 (en) | Wired nand logic gate circuit | |
| KR100281146B1 (en) | CMOS NAND Circuit | |
| JPH05191258A (en) | Cmos output circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20041101 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |