KR0179927B1 - Decoder - Google Patents
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Abstract
본 발명은 디코더에 관한 것으로, 특히 칩의 속도와 크기측면에서 우수한 성능을 가지도록 한 디코더어 관한 것으로, 각 입력신호(b,c.a)를 반전시키는 인버터(I1,12,13)와, 상기 입력신호(c) 또는 인버터(12)의 출력을 입력단자로 입력받고, 입력신호(b)와 인버터(I1)의 출력을 제어단자로 입력받는 전달게이트(TG1-TG4)와, 상기 전달게이트(TG1~TG4)의 반전제어단자가 게이트에 연결되고, 전달게이트(TG1∼TG4)의 출력단자에 드레인이 연걸되며, 소오스는 접지와 연결된 앤모스 트렌지스터(N1∼N4)와, 상기 전달게이트(TG1∼TG4)의 출력을 입력단자로 입력받고, 입력신호(a)와 인버터(13)의 출력을 제어단자로 입력받는 전달게이트(TG5∼TG12)와, 상기 전달게이트(TG5∼TG12)의 반전제어단자가 게이트에 연결되고, 전달게이트(TG5∼TG12)의 출력단자에 드레인이 연결되며, 소오스는 접지와 연결된 앤모스 트랜지스터(N5∼N12)로 구성함으로써 디코딩속도면에서의 향상됨과 아울러 칩의 크기를 줄일 수 있을 뿐만 아니라 전력소모 또한 크게 줄일 수 있게되어 디코더가 사용되는 모든 제품에 적용할 수 있는 효과가 있게 된다.The present invention relates to a decoder, and particularly to a decoder having excellent performance in terms of speed and size of a chip. The decoder includes inverters I1, 12 and 13 for inverting input signals b and ca, A transfer gate TG1-TG4 for receiving the signal c or the output of the inverter 12 at the input terminal and receiving the input signal b and the output of the inverter I1 at the control terminal, And TG4 are connected to the gate and the drain is connected to the output terminal of the transfer gates TG1 to TG4. The source is connected to the NMOS transistors N1 to N4 connected to the ground, the transfer gates TG1 to TG4, The transfer gates TG5 to TG12 which receive the output of the transfer gate TG5 to TG4 to the input terminal and receive the input signal a and the output of the inverter 13 to the control terminal, Is connected to the gate, the drain is connected to the output terminal of the transfer gates TG5 to TG12, (N5 to N12) connected to the ground, it is possible to improve the decoding speed as well as to reduce the size of the chip, as well as to reduce the power consumption significantly, so that it can be applied to all products in which the decoder is used Effect.
Description
제1도는 종래 디코더의 상세 회로도.1 is a detailed circuit diagram of a conventional decoder;
제2도는 본 발명 디코더의 상세 희로도.FIG. 2 is a detailed diagram of the decoder of the present invention. FIG.
재3도는 제1도 및 제2도에 의거한 입출력 파형을 나타낸도.FIG. 3 is a diagram showing an input / output waveform based on FIGS. 1 and 2; FIG.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
TG1∼TG12 : 전달 게이트 Nl∼N12 : 앤모스 트랜지스터TG1 to TG12: transfer gates Nl to N12:
본 발명은 디코더에 관한 것으로, 특히 칩의 속도와 크기측면에서 우수한 성능을 가지도록 한 디코더에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoder, and more particularly to a decoder having excellent performance in terms of chip speed and size.
종래의 씨모스 조합논리로 구현한 디코더는 제1도에 도시된 바와 같이 입력되는 신호(a,b,c)를 반전시키는 인버터(I1,12,13)와, 상기 입력신호(a,b,c) 및 인버터(I1,12,13)의 출력을 인가받아 이를 논리조합하며 입력되는 신호(a,b,c)의 비트수에 따라 그 갯수가 정해지는 논리게이트(MOR1∼NOR8)로 구성된다.The decoder implemented by conventional CMOS combinational logic has inverters I1, 12, 13 for inverting input signals a, b, c as shown in FIG. 1, c and logic gates MOR1 to MOR8 that receive the outputs of the inverters I1, 12 and 13 and logically combine them to determine the number of bits according to the number of bits of the inputted signals a, b and c .
한편, 상기 논리게이트(NOR1∼NOR8)는 낸드게이트로도 구성될 수 있으며, 노아게이트(NOR1∼NGR8)를 사용할 경우의 출력값을 다음 표에 도시한다.The logic gates NOR1 to NOR8 may be configured as NAND gates, and output values when the NOR gates NOR1 to NGR8 are used are shown in the following table.
상기의 종래 구성에 따를 경우 입력비트수가 증가하면, 그에따라 논리게이트가 2 개만큼 직렬로 더 연결되어야 하므로 처리속도가 감소될뿐만 아니라 칩 사이즈면에서도 크게 증가하는 문제점이 있었다.According to the above conventional configuration, when the number of input bits increases, So that the processing speed is not only reduced but also greatly increased in terms of chip size.
따라서, 본 발명은 이러한 종래의 문제점을 감안하여 다수의 트랜지스터로 구성된 논리게이트를 사용하지 않고 전송게이트와 전승게이트의 출력 제어용 트랜지스터만을 사용하여 디코더를 구현함으로써 종래의 문제점을 해결하는데 목적이 있는 것으로, 이와같은 목적을 갖는 본 발명을 상세히 설명한다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to solve the conventional problems by using only a transistor for output control of a transmission gate and a transmission gate without using a logic gate composed of a plurality of transistors, The present invention having such an object will be described in detail.
본 발명 디코더는 제2도에 도시한 바와같이, 각 입력신호(b,c,a)를 반전시키는 인버터(I1,12,13)와, 상기 입력신호(c) 또는 인버터(12)의 출력을 입력단자로 입력받고, 입력신호(b)와 인버터(I1)의 출력을 제어단자로 입력받는 전달게이트(TG1∼TG4)와, 상기 전달게이트(TG1∼TG4)의 반전제어단자가 게이트에 연결되고, 전달게이트(TG1∼TG4)의 출력단자에 드레인이 연결되며, 소오스는 접지와 연결된 앤모스 트랜지스터(Nl∼N4)와, 상기 전달게이트(TG1~TG4)의 출력을 입력단자로 입력받고, 입력신호(a)와 인버터(13)의 출력을 제어단자로 입력받는 전달게이트(TG5∼TG12)와, 상기 전달게이트(TG5∼TG12)의 반전제어단자가 게이트에 연결되고, 전달게이트(TG5∼TG12)의 출력단자에 드레인이 연결되며, 소오스는 접지와 연결된 앤모스 트랜지스터(N5∼N12)로 구성한다.As shown in FIG. 2, the decoder of the present invention includes inverters I1, 12 and 13 for inverting input signals b, c and a, Transfer gates TG1 to TG4 for receiving the input signal b and the output of the inverter I1 to the control terminal and the inverted control terminals of the transfer gates TG1 to TG4 are connected to the gates NMOS transistors Nl to N4 connected to an output terminal of the transfer gates TG1 to TG4 and having a source connected to the ground and an output terminal of the transfer gates TG1 to TG4, Transfer gates TG5 to TG12 for receiving the signal a and the output of the inverter 13 to the control terminal and inverted control terminals of the transfer gates TG5 to TG12 are connected to the gates and transfer gates TG5 to TG12 And the source is composed of NMOS transistors N5 to N12 connected to the ground.
이와같이 구성한 본 발명을 상세히 설명한다.The present invention thus constructed will be described in detail.
입력되는 신호(b,c,a)의 디코딩을 전달게이트(TG1∼TG12)와 상기 전달게이트(TG1∼7G12)의 반전입력단자어 공통으로 게이트가 연결된 엔모스 트렌지스터(Nl∼N12)의 온-오프작용에 의해 행하게 되는데, 만일 전달게이트(TG1∼TG12)의 반전입력단자에 로직 하이의 신호가 입력된다면, 엔모스 트랜지스터(N1∼N12)는 턴-온되고, 전달게이트(TG1∼TG12)는 턴-오프되어서 전달게이트(TG1∼TG12)의 출력에는 접지전위가 나타나게 된다.The decoding of the input signals b, c and a is performed on the inverting input terminals of the transfer gates TG1 to TG12 and the transfer gates TG1 to TG12 on the on- If the logic high signal is input to the inverting input terminal of the transfer gates TG1 to TG12, the NMOS transistors N1 to N12 are turned on and the transfer gates TG1 to TG12 are turned on So that the ground potential appears at the output of the transfer gates TG1 to TG12.
반면에 전달게이트(TG1∼7G12)의 반전입력단자에 로직 로우의 신호가 입력된다면, 앤모스 트랜지스터(N1∼N12)는 턴-오프되고, 전달게이트(TG1~TG12)는 턴-온되어서 전달게이트(TG1∼TG12)의 출력단에는 입력단자에 입력되는 신호가 그대로 전달되어 나타나게 된다.On the other hand, if a logic low signal is input to the inverting input terminal of the transfer gates TG1 to TG12, the NMOS transistors N1 to N12 are turned off and the transfer gates TG1 to TG12 are turned on, The signals input to the input terminals are directly transferred to the output terminals of the transistors TG1 to TG12.
그러므로, 상기 전달게이트(TG1∼TG12)는 입력되는 신호(b,c,a)를 선택적으로 인가받아 선택적으로 출력함으로써 디코딩을 행하게 되는데, 전달게이트의 수는 입력되는 신호의 비트수에 따라 2 (n:입력비트수)개가 요구되며, 입력신호(b,c,a)에 대한 출력결과의 일예를 종래와 대비하여 제3도에 나타내었다.Therefore, the transmission gates TG1 to TG12 selectively apply the input signals b, c and a to selectively output the signals. The number of transmission gates is 2 (n: number of input bits) are required, and an example of the output result for the input signal (b, c, a) is shown in FIG.
입력신호(a,b,c)가 제3도 (a),(b),(c)에 도시한 바와같이 입력되는 경우, (d)에 도시한 본 발명의 출력(outl,out2,out3의 3가지 경우에 대해서만 도시)이 (e)에 도시한 종래의 출력결과보다 속도면에서 향상된 결과를 나타내었다.When the input signals a, b, and c are input as shown in FIGS. 3A, 3B, and 3C, Only for the three cases) showed improved results in terms of speed over the conventional output results shown in (e).
이와같이 븐 발병은 디코더를 전달게이트와 이의 출력을 결정하는 트랜지스터로 구현함으로저 디코딩속도면에서의 향상됨과 아울러 칩의 크기를 줄일 수 있을 뿐만 아니라 전력소모 또한 크게 줄일 수 있게되어 디코더가 사용되는 모든 제품에 적용할 수 있는 효과가 있게 된다.As described above, since the decoder is implemented as a transmission gate and a transistor for determining the output of the decoder, the decoding speed can be improved, and the size of the chip can be reduced. As a result, power consumption can be greatly reduced. It is possible to apply the present invention.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960022885A KR0179927B1 (en) | 1996-06-21 | 1996-06-21 | Decoder |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019960022885A KR0179927B1 (en) | 1996-06-21 | 1996-06-21 | Decoder |
Publications (2)
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|---|---|
| KR980006952A KR980006952A (en) | 1998-03-30 |
| KR0179927B1 true KR0179927B1 (en) | 1999-04-01 |
Family
ID=19462846
Family Applications (1)
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|---|---|---|---|
| KR1019960022885A KR0179927B1 (en) | 1996-06-21 | 1996-06-21 | Decoder |
Country Status (1)
| Country | Link |
|---|---|
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-
1996
- 1996-06-21 KR KR1019960022885A patent/KR0179927B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006952A (en) | 1998-03-30 |
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