KR100206903B1

KR100206903B1 - Nand low decoder

Info

Publication number: KR100206903B1
Application number: KR1019960013838A
Authority: KR
Inventors: 유민영
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-04-30
Filing date: 1996-04-30
Publication date: 1999-07-01
Also published as: KR970072717A

Abstract

본 발명은 낸드 로우 디코더에 관한 것으로, 특히 글로벌 워드라인의 게이트 커패시턴스의 지연을 줄이고, 레이아웃 면적을 줄일 수 있는 낸드 로우 디코더에 관한 것으로, 종래에는 글로벌 워드라인이 각 트랜지스터의 게이트에 연결되어 이로인해 게이트 커패시턴스가 증가하므로 지연이 발생하고, 또한 디코더를 구성하는 트랜지스터의 갯수가 많으므로 레이아웃 면적이 증가하는 문제점이 있었으나, 본 발명은 트랜지스터(P1,P3,N1,N2), (P4,P5,N3,N4)의 게이트로는 글로벌 워드라인(GWL0)이 전송게이트(TG1), (TG2)를 각기 통해 연결되고, 상기 전송게이트(TG1,TG2)의 제어단자에는 포스트 디코더에서 출력되는 어드레스 신호(X,XO)가 연결되며, 상기 피모스트랜지스터(P1,P3,P4,P5)의 소오스로는 블럭 선택신호(BS,BS)를 인가받으며, 그 피모스트랜지스터(P1,P3,P4,P5)의 드레인은 소오스가 접지전위(Vss)에 연결된 상기 엔모스트랜지스터(N1,N2,N3,N4)의 드레인과 연결되어, 그 접속점은 메인 워드라인(MWL_L0,MWL_R0,MWL_L1,MWL_R1)에 연결되며, 게이트는 접지전위(VSS)와 연결되고 소오스에 전원전압(VCC)을 인가받는 피모스트랜지스터(P2), (P6)의 드레인이 상기 전송게이트(TG1), (TG2)의 출력단측 접속점에 각기 접속되어 구성됨으로써 종래의 문제점을 해결 하였다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a NAND row decoder, and more particularly, to a NAND row decoder capable of reducing the delay of the gate capacitance of a global word line and reducing the layout area. Since the gate capacitance increases, delay occurs and the number of transistors constituting the decoder increases the layout area. However, the present invention has the problems of transistors P1, P3, N1, N2, (P4, P5, N3). A global word line GWL0 is connected to the gates of N4 through the transfer gates TG1 and TG2, respectively, and an address signal X output from the post decoder is supplied to the control terminals of the transfer gates TG1 and TG2. , XO are connected, and the block selection signals BS and BS are applied to the source of the PMOS transistors P1, P3, P4 and P5, and the PMO transistors P1, P3, P4 and P5 are connected to each other. The drain is connected to the drain of the NMOS transistors N1, N2, N3, N4 whose source is connected to the ground potential Vss, and its connection point is connected to the main word lines MWL_L0, MWL_R0, MWL_L1, MWL_R1. Is connected to the ground potential VSS and drains of the PMOS transistors P2 and P6 to which the source voltage VCC is applied to the source are connected to the output terminal connection points of the transfer gates TG1 and TG2, respectively. This solves the conventional problem.

Description

Nand Row Decoder

제1도는 종래의 낸드 로우 디코더의 상세 회로도.1 is a detailed circuit diagram of a conventional NAND row decoder.

제2도는 제1도의 동작을 설명하기 위한 타이밍도.2 is a timing diagram for explaining the operation of FIG.

제3도는 본 발명 낸드 로우 디코더의 상세 회로도.3 is a detailed circuit diagram of the NAND row decoder of the present invention.

제4도는 제3도의 동작을 설명하기 위한 타이밍도.4 is a timing diagram for explaining the operation of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

I1~I4 : 인버터 P1-P8 : 피모스트랜지스터I1 ~ I4: Inverter P1-P8: PMOS transistor

N1-N4 : 엔모스트랜지스터 TG : 전송 게이트N1-N4: NMOS transistor TG: Transmission gate

본 발명은 낸드 로우 디코더에 관한 것으로, 특히 글로벌 워드라인의 게이트 커패시턴스의 지연을 줄이고, 레이아웃 면적을 줄일 수 있는 낸드 로우 디코더에 관한 것이다.The present invention relates to a NAND row decoder, and more particularly, to a NAND row decoder capable of reducing delay in gate capacitance of a global word line and reducing layout area.

종래의 낸드 로우 디코더는 제1도에 도시된 바와 같이, 트랜지스터(P2,P3,P6,P7,N1,N2,N3,N4)의 게이트로는 글로벌 워드라인(GWL0)이 연결되고, 상기 트랜지스터(P2,P3,P6,P7)의 소오스로는 전원전압(VCC)을 인가받으며, 드레인은 트랜지스터(N1,N2,N3,N4)의 드레인과 연결되고, 상기 트랜지스터(N3,N1,N2,N4)의 소오스는 비트라인(XO+)에 각각 연결되고, 상기 트랜지스터(P2,P3,P6,P7)의 드레인과 트랜지스터(N1,N2,N3,N4)의 드레인의 접속점은 인버터(I1,I2,I3,I4)를 통해 메인 워드라인(MWL_L0,MWL_R0,MWL_L1,MWL_R1)에 연결되며, 상기 트랜지스터(P2,P3,P6,P7,N1,N2,N3,N4)의 드레인간의 접속점과 상기 인버터(I1,I2,I3,I4)의 입력단 사이에는 소오스로 전원전압(VSS)을 인가받으며 게이트가 접지전위(VSS)에 연결된 트랜지스터(P1,P4,P5,P8)가 연결되어 구성된다.In the conventional NAND row decoder, as illustrated in FIG. 1, a global word line GWL0 is connected to a gate of transistors P2, P3, P6, P7, N1, N2, N3, and N4, and the transistor ( Sources of P2, P3, P6, and P7 receive a power supply voltage VCC, and drains are connected to drains of transistors N1, N2, N3, and N4, and the transistors N3, N1, N2, and N4. The source of the bit line (XO + Are connected to the drains of the transistors P2, P3, P6, and P7, and the drains of the transistors N1, N2, N3, and N4 are connected to the main word lines through the inverters I1, I2, I3, and I4. (MWL_L0, MWL_R0, MWL_L1, MWL_R1) connected between the drain points of the transistors P2, P3, P6, P7, N1, N2, N3, N4 and the input terminals of the inverters I1, I2, I3, I4. The transistors P1, P4, P5, and P8 having a source voltage VSS applied to the source and whose gate is connected to the ground potential VSS are connected to each other.

이를 제1도 및 제2도를 참조하여 설명한다.This will be described with reference to FIGS. 1 and 2.

글로벌 워드라인(GWL0)이 트랜지스터(P2,P3,P6,P7,N1,N2,N3,N4)의 각 게이트에 연결되므로 제2도(a)에 도시된 바와 같이 게이트 커패시턴스 지연이 발생하게 된다.Since the global word line GWL0 is connected to the gates of the transistors P2, P3, P6, P7, N1, N2, N3, and N4, a gate capacitance delay occurs as shown in FIG.

이때, 각 비트라인()에 제2도 (b)에 도시된 바와 같은 신호가 인가되면 상기 게이트 커패시턴스 지연에 의해 제2도(c)에 도시된 바와 같이 메인 워드라인(MWL_L0,MWL_R0,MWL_L1,MWL_R1)에 글로번 워드라인(GWL0)을 통해 입력되는 신호가 지연된 신호가 발생하게 된다.At this time, each bit line ( When a signal as shown in FIG. 2 (b) is applied, the Glowburn word on the main word lines MWL_L0, MWL_R0, MWL_L1, and MWL_R1 as shown in FIG. 2C by the gate capacitance delay. The signal delayed by the signal input through the line GWL0 is generated.

그러므로, 글로벌 워드라인이 각 트랜지스터의 게이트에 연결되어 이로인해 게이트 커패시턴스가 증가하므로 지연이 발생하고, 또한 디코더를 구성하는 트랜지스터의 갯수가 많으므로 레이아웃 면적이 증가하는 문제점이 있었다.Therefore, the global word line is connected to the gates of the transistors, thereby increasing the gate capacitance, thereby causing delay, and also increasing the layout area because the number of transistors constituting the decoder is large.

따라서, 본 발명은 종래의 이러한 문제점을 감안하여 글로벌 워드라인 신호를 전송게이트를 통해 각 트랜지스터의 게이트에 연결함으로써 커패시턴스성분을 제거함과 아울러 디코더를 구성하는 트랜지스터의 갯수를 줄여 종래의 문제점을 해결하는데 목적이 있는 것으로, 이러한 목적을 갖는 본 발명을 상세히 설명한다.Accordingly, the present invention has been made in view of the above-mentioned problems in order to solve the conventional problem by eliminating capacitance components and reducing the number of transistors constituting the decoder by connecting the global word line signal to the gate of each transistor through the transfer gate. With this, the present invention having this purpose will be described in detail.

본 발명 낸드 로우 디코더는 제3도에 도시한 바와 같이, 트랜지스터(P1,P3,P4,P5,N1,N2,N3,N4)의 게이트로는 글로벌 워드라인(GWL0)이 전송게이트(TG1,TG2)를 통해 연결되고, 상기 전송게이트(TG1,TG2)의 제어단자에는 포스트 디코더에서 출력되는 어드레스 신호()가 연결되며, 상기 피모스트랜지스터(P1,P3,P4,P5)의 소오스로는 블럭 선택신호()를 인가받으며, 그 피오스트랜지스터(P1,P3,P4,P5)의 드레인은 엔모스트랜지스터(N1,N2,N3,N4)의 드레인과 연결되고, 상기 엔모스트랜지스터(N1,N2,N3,N4)의 소오스는 접지전위(VSS)에 연결되고, 상기 피모스트랜지스터(P1,P3,P4,P5)의 드레인과 엔모스트랜지스터(N1,N2,N3,N4)의 드레인의 접속점은 메인 워드라인(MWL_L0,MWL_R0,MWL_L1,MWL_R1)에 연결되며, 게이트는 접지전위(VSS)와 연결되고 소오스로 전원전압(VCC)을 인가받으며 드레인은 상기 전송게이트(TG1)의 출력단과 각 트랜지스터(P1,P2,N1,N2)의 게이트사이에 접속된 피모스트랜지스터(P2)가 연결되고, 게이트는 접지전위(VSS)와 연결되고 소오스는 전원전압(Vcc)을 인가받으며 드레인은 상기 전송게이트(TG2)의 출력단과 각 트랜지스터(P4,P5,N3,N4)의 게이트사이에 접속된 피모스트랜지스터(P6)로 구성한다.In the NAND row decoder of the present invention, as shown in FIG. 3, the global word line GWL0 is a gate of the transistors P1, P3, P4, P5, N1, N2, N3, and N4, and the transfer gates TG1 and TG2. ) Is connected to the control terminal of the transmission gates TG1 and TG2 and outputs an address signal ( ) Is connected, and as the source of the PMOS transistors P1, P3, P4, and P5, a block selection signal ( ), And the drains of the PIO transistors P1, P3, P4 and P5 are connected to the drains of the NMOS transistors N1, N2, N3 and N4, and the NMOS transistors N1, N2, N3, The source of N4) is connected to the ground potential VSS, and the connection point of the drain of the PMOS transistors P1, P3, P4, P5 and the drain of the NMOS transistors N1, N2, N3, N4 is the main word line. (MWL_L0, MWL_R0, MWL_L1, MWL_R1), the gate is connected to the ground potential (VSS) and the source voltage (VCC) is applied to the source, the drain is the output terminal of the transfer gate (TG1) and each transistor (P1, P2) The PMOS transistor P2 connected between the gates of N1 and N2 is connected, the gate is connected to the ground potential VSS, the source is supplied with the power supply voltage Vcc, and the drain is connected to the transfer gate TG2. It consists of the PMOS transistor P6 connected between the output terminal and the gate of each transistor P4, P5, N3, N4.

이와 같이 구성한 본 발명을 제3도 및 제4도를 참조하여 상세히 설명한다.The present invention thus constructed will be described in detail with reference to FIGS. 3 and 4.

전송게이트(TG1,TG2)가 오프되어 있는 경우에 피모스 트랜지스터(P2,P6)가 온되어 엔모스트랜지스터(N1,N2,N3,N4)가 온되므로 메인 워드라인(MWL_L0,MWL_R0,MWL_L1,MWL_R1)을 로우레벨 상태로 유지시켜 준다.When the transfer gates TG1 and TG2 are off, the PMOS transistors P2 and P6 are turned on so that the NMOS transistors N1, N2, N3, and N4 are turned on, so the main word lines MWL_L0, MWL_R0, MWL_L1, MWL_R1 ) To a low level.

한편, 제4도의 (a)에 도시한 바와 같이 글로벌 워드라인(GWL0)에 로우의 신호가 인가되고, 제4도의 (b),(c)에 도시한 어드레스 신호()에 의해 전송 게이트(TG1)가 온되고, 전송게이트(TG2)가 오프되는 경우에 피모스 트랜지스터(P1,P3)가 온되어, 제4도의 (d)에 도시한 하이레벨의 블록선택신호()에 메인 워드라인(MWL_L0)으로 출력하게 되는데, 이때, 상기 피모스 트랜지스터(P1)의 임계전압에 의한 메인 워드라인(MWL_L0)의 로우레벨을 보상하기 위해 블록선택신호()를 제4도의 (d)에 도시한 바와 같이 트랜지스터(P1)의 임계치만큼 보상하여 제4도의 (e)에 도시한 바와 같은 신호를 메인 워드라인(MWL_L0)으로 출력하게 된다.On the other hand, as shown in FIG. 4A, a low signal is applied to the global word line GWL0, and the address signal shown in FIGS. 4B and 4C is shown in FIG. When the transfer gate TG1 is turned on and the transfer gate TG2 is turned off, the PMOS transistors P1 and P3 are turned on, and the high level block selection signal shown in (d) of FIG. ) Is outputted to the main word line MWL_L0, and at this time, the block selection signal (BL) to compensate for the low level of the main word line MWL_L0 by the threshold voltage of the PMOS transistor P1. ) Is compensated by the threshold value of the transistor P1 as shown in (d) of FIG. 4 to output the signal as shown in (e) of FIG. 4 to the main word line MWL_L0.

또한, 상기의 동작과정에 의해 다른 메인 워드라인(MWL_R0,MWL_L1,MWL_R1)의 출력도 같은 과정으로 출력을 내게된다.In addition, the output of the other main word lines MWL_R0, MWL_L1, and MWL_R1 is output in the same process.

이때, 글로벌 워드라인(GWL0)의 인에이블과 디스에이블사이의 지연요소를 줄이기 위하여 전송 게이트(TG1,TG2)로 연결됨으로써 각 트랜지스터(P1,P2,P4,P5,N1,N2,N3,N4)의 게이트와의 커패시턴스성분이 접합 커패시턴스뿐이로 되고, 그에 따라 지연요소가 감소하게 되고, 블록선택신호()가 트랜지스터(P1,P3,P4,P5)의 소오스에 인가되어 R-C 지연성분이 감소하게 된다.In this case, the transistors P1, P2, P4, P5, N1, N2, N3, and N4 are connected to the transfer gates TG1 and TG2 to reduce delay elements between the enable and disable of the global word line GWL0. The capacitance component of the gate becomes only the capacitance of the junction, and accordingly the delay component is reduced, and the block selection signal ( ) Is applied to the sources of transistors P1, P3, P4, and P5 to reduce the RC delay component.

이와 같이 본 발명은 글로벌 워드라인과 트랜지스터의 게이트사이에 전송게이트를 사용함으로써 지연성분을 감소시키는 효과와 아울러 디코더를 구성하는데 사용된 트랜지스터의 갯수도 줄임으로써 칩 사이즈를 줄일 수 있는 효과도 있게 된다.As described above, the present invention reduces the delay component by using the transfer gate between the global word line and the gate of the transistor, and also reduces the chip size by reducing the number of transistors used to construct the decoder.

Claims

As a gate of the transistors P1, P3, N1, N2, and P4, P5, N3, N4, a global word line GWL0 is connected through the transfer gates TG1 and TG2, respectively, and the transfer gates The control terminals of TG1 and TG2 have address signals (output from the post decoder). ) Is connected, and the source of the PMOS transistors P1, P3, P4 and P5 is a block selection signal ( ), And the drains of the PMOS transistors P1, P3, P4 and P5 are connected to the drains of the NMOS transistors N1, N2, N3 and N4 whose source is connected to the ground potential VSS. The connection point is connected to the main word lines (MWL_L0, MWL_R0, MWL_L1, MWL_R1), and the gate is connected to the ground potential (VSS) and the drains of the PMOS transistors (P2) and (P6) receiving the power supply voltage (VCC) to the source. And a NAND row decoder configured to be connected to output terminal side connection points of the transmission gates TG1 and TG2, respectively.