KR940007181Y1 - Complement conversion circuit of 2 - Google Patents

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Abstract

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Description

2의 보수 변환회로2, complementary conversion circuit

제1도는 종래의 2의 보수 변환회로도.1 is a conventional two's complement conversion circuit diagram.

제2도는 본 고안의 2이 보수 변환회로도.2 is a two-complement conversion circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

ND20~ND36: 낸드게이트 I10~I22: 인버터ND 20 to ND 36 : NAND gate I 10 ~ I 22 : Inverter

OR20~OR31: 오아게이트OR 20 ~ OR 31 : Oagate

본 고안은 2진 데이타의 2의 보수화에 관한 것으로, 특히 최상위비트가 부호비트일 경우 마이너스(-)부호신호의 연산처리에 적당하도록 한 2의 보수 변환회로에 관한 것이다.The present invention relates to two's complement of binary data, and more particularly, to a two's complement converter circuit suitable for arithmetic processing of negative (-) code signals when the most significant bit is a sign bit.

제1도는 종래의 최상위비트가 부호비트인 8비트 데이타의 2의 보수 변환회로도로서, 이에 도시된 바와같이 입력비트신호(X0~X7)를 각기 반전하는인버터(I1~I8)와, 상기 입력비트신호(X7)을 버퍼링하는 버퍼(BF1)와, 상기 인버터(I1),(I2)의 출력신호를 조합하는 낸드게이트(ND1) 및 배타적 오아게이트(XOR1)와, 상기 입력비트신호(X2) 및 배타적 오아게이트(XOR2)와, 상기 인버터(I4)의 출력신호 및 상기 노아게이트(NR1)의 출력신호(N2)를 조합하는 낸드게이트(ND2) 및 배타적 오아게이트(XOR3)와, 상기 입력비트신호(X4) 및 상기 낸드게이트(ND2)의 출력신호(N3)를 조합하는 노아게이트(NR2) 및 배타적 오아게이트(XOR4)와, 상기 인버터(I6)의 출력신호 및 상기 노아게이트(NR2)의 출력신호(N4)를 조합하는 낸드게이트(ND3) 및 배타적 오아게이트(XOR3)와, 상기 입력비트신호(X6) 및 상기 낸드게이트(ND3)의 출력신호(N5)를 조합하는 노아게이트(NR3) 및 배타적오아게이트(XOR6)와, 상기 입력비트신호(X0) 및 상기 배타적 오아게이트(XOR1~XOR6)의 출력신호(E1~E6)를 상기 노아게이트(NR3)의 출력신호(N6)와 각기 조합하는 노아게이트(NR4~NR10)와, 상기 노아게이트(NR4~NR10)의 출력신호를 상기 버퍼(BF1)의 출력신호와 상기 조합하는 오아게이트(OR1,OR3,OR5,OR7,OR9,OR11,OR13)와, 상기 인버터(I1∼I7)의 출력신호를 상기 인버터(I8)의 출력신호와 각기 조합하는 오아게이트(OR2, OR4, OR6, OR8, OR10, OR12, OR14)와, 상기 오아게이트(OR1, OR3, OR5, OR7, OR9, OR11, OR13)의 출력신호를 상기 오아게이트(OR2,OR4,OR6,OR8,OR10,OR12,OR14)의 출력신호와 각기 조합하여 2의 보수출력신호(Y0~Y6)로 출력하는 낸드게이트(ND4~ND10)와, 상기 인버터(I8)의 출력신호를 반전하여 2의 보수 출력신호(Y7)로 출력하는 인버터(I9)로 구성되어 있다.1 is a two's complement conversion circuit diagram of 8-bit data in which the most significant bit is a sign bit, and the inverters I 1 to I 8 respectively invert the input bit signals X 0 to X 7 as shown in FIG. And a NAND gate ND 1 and an exclusive ogate XOR 1 which combine the buffer BF 1 buffering the input bit signal X 7 and the output signals of the inverters I 1 and I 2 . And a NAND gate that combines the input bit signal X 2 and the exclusive oragate XOR 2 , the output signal of the inverter I 4 , and the output signal N 2 of the noar gate NR 1 . ND 2 ) and exclusive oragate (XOR 3 ), and a noah gate (NR 2 ) and an exclusive oragate (X 2 ) combining the input bit signal (X 4 ) and the output signal (N 3 ) of the NAND gate (ND 2 ). XOR 4 ), the NAND gate ND 3 and the exclusive ogate XO which combine the output signal of the inverter I 6 and the output signal N 4 of the noah gate NR 2 . R 3 ), a noah gate NR 3 and an exclusive o gate XOR 6 combining the input bit signal X 6 and the output signal N 5 of the NAND gate ND 3 , and the input bit. signals (X 0) and the XOR Iowa gate (XOR 1 ~ XOR 6) output signal (E 1 ~ E 6) a NOR gate (NR for each combined with the output signal (N 6) of said NOR gate (NR 3) of 4 to NR 10 and an oragate OR 1 , OR 3 , OR 5 , OR 7 , OR that combines the output signals of the noah gates NR 4 to NR 10 with the output signals of the buffer BF 1 . 9 , OR 11 , OR 13 , and an oragate OR 2 , OR 4 , OR 6 , OR 8 that combines the output signals of the inverters I 1 to I 7 with the output signals of the inverter I 8 , respectively. , OR 10 , OR 12 , OR 14 ), and the output signals of the oragates OR 1 , OR 3 , OR 5 , OR 7 , OR 9 , OR 11 , and OR 13 are converted into the oragates OR 2 and OR 4. , OR 6 , OR 8 , OR 10 , OR 12 , OR 14 ) and 2's complement output signal (Y 0 ~ Y 6 ) Is composed of NAND gates (4 ND ND ~ 10), an inverter (I 9) for outputting to the inverter (I 8) complement output signal (Y 7) 2 inverts the output signal of the output.

이와같이 구성된 종래회로의 동작 및 문제점을 설명한다.The operation and problems of the conventional circuit configured as described above will be described.

입력비트신호 (X0~X6)에 대한 낸드게이트(ND1),(ND2),(ND3)의 출력신호(N1),(N3),(N5) 및 노아게이트(NR1),(NR2),(NR3)의 출력신호(N2),(N4),(N6)를 논리식으로 구해보면,NAND gate (ND 1 ), (ND 2 ), (ND 3 ) output signals (N 1 ), (N 3 ), (N 5 ) and noah gate (NR) for input bit signals (X 0 to X 6 ) 1 ), (NR 2 ), (NR 3 ) output signals (N 2 ), (N 4 ), (N 6 ) to obtain a logical equation,

또한, 배타적 오아게이트(XOR1~XOR6)의 출력신호(E1~E6)를 논리식으로 구하면, E1=X0 X1, E2=X2 N1, E3=X3 N2, E4=X4 N3, E5=X5 N4,E6=X6 N5로 되며, 상기 입력비트신호(X0) 및 상기 배타적 오아게이트(XOR1~XOR6)의 출력신호(E1~E6)는 상기 노아게이트(NR3)의 출력신호(N6)와 노아게이트(NR4~NR10)에서 각기 노아조합된 후 버퍼(BF1)를 통하는 입력비트신호(X7)와 오아게이트(OR1,OR3,OR5,OR7,OR9,OR11,OR13)에서 각기 오아조합되고, 상기 인버터(I1~I7)를 각기 통해 반전된 입력비트신호(X0~X6) 는 인버터(I8)를 통해 반전된 입력비트신호(X7)와 오아게이트(OR2,OR4,OR6,OR8,OR10,OR12,OR14)에서 각기 오아조합되고, 그 오아게이트트(OR1,OR3,OR5,OR7,OR9,OR11,OR13), (OR2,OR4,OR6,OR8,OR10,OR12,OR14)의 출력신호는 낸드게이트(NR4~NR10)에서 각기 낸드조합되어 보수출력신호(Y0~Y6)로 출력되고, 최상위비트인 입력비트인(X7)는 인버터(I8),(I9)를 통해 보수출력신호(Y7)로 출력된다.In addition, when the output signals E 1 to E 6 of the exclusive ogates XOR 1 to XOR 6 are obtained in a logical formula, E 1 = X 0 X 1 , E 2 = X 2 N 1 , E 3 = X 3 N 2 , E 4 = X 4 N 3 , E 5 = X 5 N 4, E 6 = X 6 N 5 , and the output signals E 1 to E 6 of the input bit signal X 0 and the exclusive ogates XOR 1 to XOR 6 are output signals N 6 of the noar gate NR 3 . Input bit signals (X 7 ) and OA gates (OR 1 , OR 3 , OR 5 , OR 7 , OR 9 , OR) are combined with NOR at NR 4 to NR 10 and then passed through buffer (BF 1 ). 11 and OR 13 , respectively, or the input bit signals X 0 to X 6 inverted through the inverters I 1 to I 7 are respectively inverted through the inverter I 8 . 7 ) and an oragate (OR 2 , OR 4 , OR 6 , OR 8 , OR 10 , OR 12 , OR 14 ), respectively, and the oragate (OR 1 , OR 3 , OR 5 , OR 7 , OR 9 , OR 11 , OR 13 ), (OR 2 , OR 4 , OR 6 , OR 8 , OR 10 , OR 12 , OR 14 ) are NAND-combined at the NAND gates (NR 4 to NR 10 ), respectively. Outputted as complementary output signal (Y 0 ~ Y 6 ), input bit (X 7 ) which is the most significant bit is outputted as complementary output signal (Y 7 ) through inverter (I 8 ), (I 9 ) do.

따라서, 최상위비트인 입력비트신호(X7)가 "0"로 입력되는 경우에는 2의 보수화를 취하고 "1"로 입력되는 경우에는 2의 보수화를 취하지 않게 된다.Therefore, when the input bit signal X 7 which is the most significant bit is input to "0", two's complement is taken, and when it is input to "1", two's complement is not taken.

일예로, 입력비트신호(X7~X0)가 "1100101"로 입력되는 경우에는 최상위 비트인 입력비트신호(X7)를 반전하는 인버터(I8)에서 고전위 "1"의 신호가 출력되므로 오아게이트(OR2,OR4,OR6,OR8,OR10,OR12,OR14)에서 인버터(I1~I7)의 출력신호에 상관없이 고전위 "1"의 신호가 출력되며, 이에따라 노아게이트(NR4~NR10)의 출력신호가 오아게이트(OR1,OR3,OR5,OR7,OR9,OR11,OR13)를 통한 후 낸드게이트(nD4~ND10)를 통해 반전되어 보수출력신호(Y0~Y6)로 출력된다. 즉, 이때 낸드게이트(ND1~ND3) 및 노아게이트(NR1~NR3)에서 출력되는 신호(N6~N1)는 상기에서 설명한 논리식으로부터 "10101"로 출력되고, 이에따라 배타적 오아게이트(XOR6~XOR1)의 출력신호(E6~E1)는 "1101"로 되며, 이때 노아게이트(RN3)의 출력신호(N6)가 저전위"0"이므로 상기 출력신호(E6∼E1)"1101" 및 입력비트신호(X0) "1"이 노아게이트(NR10~NR4)에서 반전되어 "1100100"으로 출력된다. 이와같이 노아게이트(NR10~NR4)에서 출력되는 신호 "1100100"가 오아게이트(OR13,OR11,OR9,OR7,OR5,OR3,OR1)를 통한 후 낸드게이트(ND10~ND4)를 통해 "11011"로 반전되어 보수출력신호(Y6~Y0)로 출력되고, 최상위 비트인 입력비트신호(X7) "0"은 인버터(I8)(I9)를 통해 보수출력신호(Y7)로 그대로 출력된다. 결국, 이때 입력비트신호(X7~X0) "1100101"은 2이 보수화되어 보수출력신호(Y7~Y0)가 "11011"로 된다.For example, when the input bit signals X 7 to X 0 are input as “1100101,” a signal of high potential “1” is output from the inverter I 8 that inverts the input bit signal X 7 , which is the most significant bit. Therefore, the signal of high potential "1" is output from the OA gate (OR 2 , OR 4 , OR 6 , OR 8 , OR 10 , OR 12 , OR 14 ) regardless of the output signal of the inverters I 1 to I 7 . Therefore, the output signal of the noah gate (NR 4 ~ NR 10 ) through the ora gate (OR 1 , OR 3 , OR 5 , OR 7 , OR 9 , OR 11 , OR 13 ) and then the NAND gate (nD 4 ~ ND 10). It is inverted through) and output as complementary output signal (Y 0 ~ Y 6 ). That is, at this time, the signals N 6 to N 1 output from the NAND gates ND 1 to ND 3 and the NOR gates NR 1 to NR 3 are output as “10101” from the above-described logic, and thus an exclusive ogate. (XOR 6 ~ XOR 1) output signal (E 6 ~ E 1) of is to "1101", wherein the NOR gate (RN 3) the output signal (N 6) Since it is a low potential "0" (E the output signal of the 6- E 1 ) " 1101 " and the input bit signal X 0 " 1 " are inverted at the noah gates NR 10 to NR 4 and output as "1100100". As such, the signal “1100100” output from the noah gates NR 10 to NR 4 passes through the oragate (OR 13 , OR 11 , OR 9 , OR 7 , OR 5 , OR 3 , OR 1 ) and then the NAND gate (ND 10). ND 4 ) is inverted to " 11011 " and output as the complementary output signal (Y 6 ~ Y 0 ), and the input bit signal (X 7 ) "0" which is the most significant bit turns on the inverter (I 8 ) (I 9 ). Through the complementary output signal (Y 7 ) as it is. As a result, the input bit signals X 7 to X 0 " 1100101 " are complemented to 2, and the complementary output signals Y 7 to Y 0 become " 11011 ".

한편, 입력비트신호(X7~X0) 가 "11001100"으로 입력되는 경우에는 최상위 비트인 입력비트신호(X7)를 버퍼링하는 버퍼(BF1)에서 고전위 "1"의 신호가 출력되므로 노아게이트(NR4~NR10)의 출력신호에 상관없이 오아게이트(OR1,OR3,OR5,OR7,OR9,OR11,OR13)에서 고전위 "1"의 신호가 출력되고, 이때 인버터(I8)에서 저전위 "0"의 신호가 출력되므로 입력비트신호(X0~X6)가 인버터(I1~I7)를 통해 반전되고, 오아게이트(OR2,OR4,OR6,OR8,OR10,OR12,OR14)를 통한 후 낸드게이트(ND4~ND10)를 통해 다시 반전되어 보수출력신호(Y0~Y6)로 출력된다. 즉, 이때 입력비트신호(X7~X0) "1100110 0"은 2의 보수화가 행해지지 않고 보수출력신호(Y7~Y0)로 그대로 전달되어, 그 보수출력신호(Y7~Y0)가 "11001100"으로 된다.On the other hand, when the input bit signal (X 7 ~ X 0 ) is input as "11001100" signal of the high potential "1" is output from the buffer (BF 1 ) buffering the input bit signal (X 7 ) that is the most significant bit Regardless of the output signals of the noah gates (NR 4 to NR 10 ), the signal of the high potential "1" is output from the OR gates (OR 1 , OR 3 , OR 5 , OR 7 , OR 9 , OR 11 , OR 13 ) At this time, since the signal of low potential "0" is output from the inverter I 8 , the input bit signals X 0 to X 6 are inverted through the inverters I 1 to I 7 , and the oragate (OR 2 , OR 4) , OR 6 , OR 8 , OR 10 , OR 12 , and OR 14 ) are then inverted again through the NAND gates ND 4 to ND 10 to be output as complementary output signals (Y 0 to Y 6 ). In other words, this time the input bit signal (X 7 ~ X 0) " 1100110 0" is output compensation not performed two conservative signal (Y 7 ~ Y 0) is still delivered to, the complement output signal (Y 7 ~ Y 0 ) Becomes "11001100".

그러나, 이와같은 종래의 회로에 있어서는 각 비트의 상태를 판단하여 결정된 최종 노아게이트(NR3)의 출력신호(N6)가 지연되고, 복잡한 회로구성이 필요하며, 배타적 오아게이트(XOR~XOR6)에 의해 각 상태를 비교함으로써 16비트 이상으로 데이타이 길이가 길어짐에 따라 회로구성이 더욱 복잡해지고, 이에따라 반도체에 적용할 때 칩의 면적이 증대되는 문제점이 있었다.However, in such a conventional circuit, the output signal N 6 of the final NOR gate NR 3 determined by judging the state of each bit is delayed, a complicated circuit configuration is required, and the exclusive ogates XOR to XOR 6. By comparing the respective states, the circuit configuration becomes more complicated as the data length is longer than 16 bits, and thus the area of the chip increases when applied to the semiconductor.

본 고안은 이와같은 종래의 문제점을 해결하기 위하여, 소수의 게이트 회로에 의하여 보수변환시간을 최소화하고, 동일한 구성으로 확장된 데이타 비트를 쉽게 변환할 수 있게 2의 보수 변환회로를 안출한 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve the conventional problem, the present invention minimizes the maintenance conversion time by a few gate circuits, and devises a two's complement conversion circuit to easily convert the extended data bits with the same configuration. When described in detail with reference to the accompanying drawings as follows.

제2도는 본 고안의 2의 보수 변환회로도로서, 이에 도시한 바와같이 입력비트신호(X1~X7)를 각기 반전하는 인버터(I16~I22)와, 상기 인버터(I22)의 출력신호를 일측 입력단자에 공통 입력받고 입력비트신호(X0~X5)를 타측 입력단자에 각기 입력받음과 아울러 전단 낸드게이트(ND20~ND24)의 출력신호(N0~N4)를 또 다른 입력단자에 각기 입력받는 낸드게이트(ND20~ND25)와, 상기 낸드게이트(ND21~ND25)의 출력신호(N1~N5)를 일측입력단자에 각기 입력받음과 아울러 상기 낸드게이트(ND20)의 출력신호 및 인버터(I11~I14)의 출력신호(A2~A5)를 타측 입력단자에 각기 입력받는 낸드게이트 (ND26~ND30)와, 상기 낸드게이트(ND20)의 출력신호(N0)를 반전하는 인버터(I10), 상기 낸드게이트(ND26~ND29)의 출력신호를 각기 반전하는 상기 인버터(I11~I14) 및 상기 낸드게이트(ND30)의 출력신호를 반전하는 인버터(I15)와, 상기 인버터(I10) 및 낸드게이트(ND26~ND30)의 출력신호를 상기 인버터(I16~I21)의 출력신호와 각기 오아조합하는 오아게이트(OR20, OR22, OR24, OR26, OR28, OR30)와, 상기 입력비트신호(X1∼X6)를 상기 낸드게이트(ND20) 및 인버터(I11∼I15)의 출력신호(N0, A2∼A6)와 각기 오아조합하는 오아게이트(OR21,OR23,OR25,OR27,OR29,OR31)와, 상기 오아게이트(OR20,OR22,OR24,OR26,OR28,OR30)의 출력신호를 상기 오아게이트트(OR21,OR23,OR25,OR27,OR29,OR31)의 출력신호와 낸드조합하는 낸드게이트(ND31~ND36)로 구성하여, 상기 입력비트신호(X0), 상기 낸드게이트(ND31~ND36)의 출력신호 및 상기 입력비트신호(X7)가 2의 보수 출력신호(Y0~Y7)로 출력되게 구성한다.2 is a two's complement conversion circuit diagram of the present invention, as shown in the inverters I 16 to I 22 for inverting the input bit signals X 1 to X 7 , respectively, and the output of the inverter I 22 . The signal is commonly input to one input terminal and input bit signals (X 0 to X 5 ) are respectively input to the other input terminal, and the output signals (N 0 to N 4 ) of the front end NAND gates (ND 20 to ND 24 ) are received. NAND gates ND 20 to ND 25 respectively input to another input terminal, and output signals N 1 to N 5 of the NAND gates ND 21 to ND 25 are respectively input to one input terminal, and the NAND gates ND 26 to ND 30 that receive the output signal of the NAND gate ND 20 and the output signals A 2 to A 5 of the inverters I 11 to I 14 , respectively, to the other input terminal, and the NAND gate. (ND 20) an inverter (I 10) for inverting the output signal (N 0) of said NAND gate (ND ND 26 ~ 29), the inverter (I 11 ~ I 14) for each turn of the output signal, and Group and an inverter (I 15) for inverting the output signal of the NAND gate (ND 30), of said inverter (I 10) and NAND gate (ND 26 ~ ND 30) the output signal of the inverter (I 16 ~ I 21) of the OA gates OR 20 , OR 22 , OR 24 , OR 26 , OR 28 , OR 30 , which are combined with an output signal, respectively, and the input bit signals X 1 to X 6 are connected to the NAND gates ND 20 and Oa gates OR 21 , OR 23 , OR 25 , OR 27 , OR 29 , OR 31 combined with the output signals N 0 , A 2 to A 6 of the inverters I 11 to I 15 , respectively, Output signals of the ORA gates OR 20 , OR 22 , OR 24 , OR 26 , OR 28 , OR 30 are output from the ORA gates OR 21 , OR 23 , OR 25 , OR 27 , OR 29 , OR 31 . NAND gates ND 31 to ND 36 that combine NAND signals, and the input bit signal X 0 , the output signals of the NAND gates ND 31 to ND 36 , and the input bit signal X 7 It is configured to output by two's complement output signals (Y 0 ~ Y 7 ).

이와같이 구성된 본 고안의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effects of the present invention configured in this way in detail as follows.

입력비트신호(X0~X5,X7)에 대한 낸드게이트(ND20~ND25)의 출력신호(N0~N5)를 논리식으로 구해보면,N0==X0+X7, N1==N0+X1+X7, N2==N1+X2+X7, N3==+X7, N4==+X7, N5=+X7로 된다.If we calculate the output signals (N 0 ~ N 5 ) of the NAND gates (ND 20 ~ ND 25 ) for the input bit signals (X 0 ~ X 5, X 7 ), N 0 = = X 0 + X 7 , N 1 = = N 0 + X 1 + X 7 , N 2 = = N 1 + X 2 + X 7 , N 3 = = + X 7 , N 4 = = + X 7 , N 5 = + X 7

또한 , 상기 낸드게이트(ND20~ND25)의 출력신호(N0~N5)에 대한 인버터(I11~I15)의 출력신호(A2~A6)를 논리식으로 구해보면, A2==N0·N1, A3==A2·N2, A4==A3·N3, A5==A4·N4, A6==A5·N5로 되고, 그 인버터(I11~I15)의 출력신호(A2~A6)는 낸드게이트(ND26~ND30)의 출력신호를 반전한 신호이다.In addition, when the output signals A 2 to A 6 of the inverters I 11 to I 15 with respect to the output signals N 0 to N 5 of the NAND gates ND 20 to ND 25 are calculated, A 2. = = N 0 · N 1, A 3 = = A 2 · N 2, A 4 = A 3 N 3 , A 5 = A 4 N 4 , A 6 = = A 5 · N 5 , and the output signals A 2 to A 6 of the inverters I 11 to I 15 are signals obtained by inverting the output signals of the NAND gates ND 26 to ND 30 .

또한, 상기 낸드게이트(ND20)의출력신호(N0)는 인버터(I10)를 통해 반전되고, 입력비트신호(X1~X6)는 인버터(I16~I21)를 각기 통해 반전되며, 이에따라 상기 인버터(I10)의 출력신호 및 상기 낸드게이트(ND26~ND30)의 출력신호와 상기 인버터(I16~I21)의 출력신호가 오아게이트(OR20,OR22,OR24,OR26,OR28,OR30)를 각기 통해 오아조합되고, 상기 낸드게이트(ND20)의 출력신호(N0)및 상기 인버터(I11~I15)의 출력신호(A2~A6)와 상기 입력비트신호(X1~X6)가 오아게이트(OR21,OR23,OR25,OR27,OR29,OR31)를 각기 통해 오아조합되고, 그 오아게이트(OR20,OR22,OR24,OR26,OR28,OR30)의 출력신호와 오라게이트(OR21,OR23,OR25,OR27,OR29,OR31)의 출력신호가 낸드게이트(ND31~ND36)를 각기 통해 낸드조합되어 2의 보수 출력신호(Y1~Y6)로 출력된다.In addition, the output signal N 0 of the NAND gate ND 20 is inverted through the inverter I 10 , and the input bit signals X 1 to X 6 are inverted through the inverters I 16 to I 21 , respectively. Accordingly, the output signal of the inverter I 10 and the output signals of the NAND gates ND 26 to ND 30 and the output signals of the inverters I 16 to I 21 are oragates OR 20 , OR 22 , OR 24 , OR 26 , OR 28 , OR 30 , respectively, and are combined to output an output signal N 0 of the NAND gate ND 20 and an output signal A 2 to A of the inverters I 11 to I 15 . 6) and the input bit signals (X 1 ~ X 6) the Iowa gate (OR 21, OR 23, OR 25, OR 27, OR 29, OR 31) the Iowa and combined with each, the Iowa gate (OR 20, The output signal of OR 22 , OR 24 , OR 26 , OR 28 , OR 30 and the output signal of oragate (OR 21 , OR 23 , OR 25 , OR 27 , OR 29 , OR 31 ) are NAND gates (ND 31 ~ ND 36 ) is NAND-combined through the two's complement output signals (Y 1 to Y 6 ).

따라서, 최상위 비트인 입력비트신호(X7) 가 저전위 "0"일 경우에는 2의 보수화를 취하고, 입력비트신호(X7) 가 고전위 "1"일 경우에는 2의 보수화를 취하지 않게 된다.Therefore, when the most significant bit of the input bit signal (X 7) is a low potential "0" if there takes the conservative of the two, the input bit signal (X 7) is a high potential, "1", there is not taken a conservative 2 .

일에로, 입력비트신호(X7~X0)가 "1100101"로 입력되는 경우에는 낸드게이트(ND25~ND20)의 출력신호(N5~N6)가 상기에서 설명한 논리식으로부터 "11010"으로 출력되고, 이에따라 인버터(I15~I11)의 출력신호(A6~A2)는 상기에서 설명한 논리식으로부터 "0"으로 출력되고, 낸드게이트(ND30~ND26)에서는 모두 고전위 "1"의 신호가 출력되며, 또한 이때 낸드게이트(ND20),의 출력신호(N0)를 반전하는 인버터(I10)의 출력신호가 고전위 "1"로 출력된다.For example, when the input bit signals X 7 to X 0 are input as "1100101", the output signals N 5 to N 6 of the NAND gates ND 25 to ND 20 are set to "11010" from the logical expression described above. ", And accordingly, the output signals A 6 -A 2 of the inverters I 15 -I 11 are output as" 0 "from the above-described logic, and all of the high potentials are in the NAND gates ND 30 -ND 26 . A signal of "1" is output, and at this time, an output signal of the inverter I 10 which inverts the output signal N 0 of the NAND gate ND 20 is output at a high potential "1".

이와같이 인버터(I10) 및 낸드게이트(ND26~ND30)에서 모두 고전위 "1"의 신호가 출력되므로 입력비트신호(X1~X6)를 반전하는 인버터(I16~I21)의 출력신호에 상관없이 오아게이트(OR20,OR22,OR24,OR26,OR28,OR30)에서 모두 "1"의 고전위신호가 출력된다. 따라서, 이때 입력비트신호(X6~X1) "110010" 신호가 오아게이트(OR31, OR29, OR27, OR25, OR23, OR21)를 각기 통한 후 낸드게이트(ND36∼ND31)를 각기 통해 "1101"로 반전되어 2의 보수출력신호(Y6~Y1)로 출력되며, 또한 이때 입력비트신호(X7,X0)"0,1" 은 2의 보수 출력신호(Y7,Y0)로 그대로 출력된다.In this way, since the signal of high potential "1" is output from both the inverter I 10 and the NAND gates ND 26 to ND 30 , the inverters I 16 to I 21 inverting the input bit signals X 1 to X 6 . Regardless of the output signal, a high potential signal of "1" is output from all of the oragates OR 20 , OR 22 , OR 24 , OR 26 , OR 28 , and OR 30 . Thus, where the input signal bits (X 6 ~ X 1) " 110010" signal Iowa gate (OR 31, OR 29, OR 27, OR 25, OR 23, OR 21) a NAND gate (ND 36 after each through ~ND 31 ) are respectively inverted to "1101" and output as two's complement output signals (Y 6 to Y 1 ), where the input bit signals (X 7 , X 0 ) "0,1" are two's complement output signals. Outputs as is (Y 7 , Y 0 ).

결국, 이때 입력비트신호(X7~X0) "1100101"은 2의 보수화되어 보수출력신호(Y7~Y0)가 "11011"로 출력된다.As a result, the input bit signals X 7 to X 0 " 1100101 " are complemented to two to output the complementary output signals Y 7 to Y 0 as " 11011 ".

한편, 입력비트신호(X7~X0)가 "11001100"으로 입력되는 경우에는 낸드게이트(ND25~ND20)의 출력신호(N5~N0)가 "111111"로 출력되고, 이에따라 인버터(I15~I11)의 출력신호(A6~A2)가 "111111"로 출력되고, 낸드게이트(ND30~ND26)에서는 모두 저전위 "0"의 신호가 출력되며, 인버터(I10)에서 저전위 "0"의 신호가 출력된다.On the other hand, when the input bit signal (X 7 ~ X 0 ) is input as "11001100", the output signal (N 5 ~ N 0 ) of the NAND gate (ND 25 ~ ND 20 ) is output as "111111", according to the inverter The output signals A 6 to A 2 of (I 15 to I 11 ) are output as “111111”, and signals of low potential “0” are all output from the NAND gates ND 30 to ND 26 , and the inverter I 10 , a low potential "0" signal is output.

이와같이 낸드게이트(ND20)및 인버터(I11~I15)에서 모두 고전위 "1"의 신호가 출력되므로 입력비트신호(X1~X6)에 상관없이 오아게이트(OR21,OR23,OR25,OR27,OR29,OR31)에서 모두 "1"의 고전위신호가 출력된다. 따라서, 이때 입력비트신호(X6~X1) "100110"가 인버터(I21~I16)를 각기 통해 '011001"로 반전되고, 오아게이트(OR30,OR28,OR26,OR24,OR22,OR20)를 다시 각기 통한 후 낸드게이트(ND36~ND31)를 각기 통해 다시 "100110"으로 반전되어 보수 출력신호(Y6~Y1)로 출력된다. 즉, 이때 입력비트신호(X7~X0) "11001100"은 2의 보수화가 행해지지 않고 보수 출력신호(Y7~Y0)로 그대로 전달되어, 그 보수 출력신호 "11001100"으로 된다.In this way, since the signal of high potential "1" is output from both the NAND gate (ND 20 ) and the inverters (I 11 to I 15 ), regardless of the input bit signals (X 1 to X 6 ), the oragate (OR 21 , OR 23 , OR 25 , OR 27 , OR 29 , and OR 31 ) output high potential signals of "1". Therefore, at this time, the input bit signal (X 6 ~ X 1 ) "100110" is inverted to "011001" through the inverter (I 21 ~ I 16 ), respectively, and the oragate (OR 30 , OR 28 , OR 26 , OR 24 , OR 22 , OR 20 ) through the NAND gates (ND 36 ~ ND 31 ) and then reversed to "100110" through the complementary output signals (Y 6 ~ Y 1 ), respectively. (X 7 to X 0 ) "11001100" is transmitted as a complement output signal (Y 7 to Y 0 ) without performing two's complement, and becomes the complement output signal "11001100".

이상에서 상세히 설명한 바와같이 본 고안은 간단한 회로의 구성으로 채용된 소자의 수가 적으므로 전달 지연시간이 단축되어 빠른 논리회로의 설계시에 응용이 가능하게 되며, 8비트는 물론 16비트, 32비트, 64비트등의 데이타 길이가 증가하여도 계속 상위비트를 연결하여 수비게 확장할 수 있는 확장성을 가지며, 반도체에 적용할 때에는 최소한의 면적으로 쉽게 적용할 수 있는 효과가 있게 된다.As described in detail above, the present invention has a small number of devices employed in a simple circuit configuration, so that the propagation delay time is shortened, so that the present invention can be applied in the design of a fast logic circuit. Even if the data length such as 64 bit is increased, it has the scalability to be extended by concatenating higher bits continuously, and when applied to a semiconductor, it can be easily applied with a minimum area.

Claims (1)

입력비트신호(X0~X7)를 각기 반전하는 인버터(I16~I22)와, 상기 인버터(I22)의 출력신호를 일측 입력단자에 공통 입력받고 상기 입력비트신호(X1~X5)를 타측 입력단자에 각기 입력받음과 아울러 전단 낸드게이트(ND20~ND24)의 출력신호를 또 다른 입력단자에 각기 입력받는 낸드게이트(ND20~ND25)와, 상기 낸드게이트(ND21~ND25)의 출력신호를 일측 입력단자에 각기 입력받음과 아울러 상기 낸드게이트(ND20)의 출력신호 및 하기 인버터(I11~I14)의 출력신호를 타측 입력단자에 각기 입력받는 낸드게이트(ND26~ND30)와, 상기 낸드게이트(ND20)의 출력신호를 반전하는 인버터(I10), 상기 낸드게이트(ND26~ND29)의 출력신호를 각기 반전하는 상기 인버터(I11~I14) 및 상기 낸드게이트(ND30)의 출력신호를 반전하는 인버터(I15)와, 상기 인버터(I10) 및 낸드게이트(ND26~ND30)의 출력신호를 상기 인버터(I16~I21)의 출력신호와 각기 오아조합하는 오아게이트(OR20,OR22,OR24,OR26,OR28,OR30)와, 상기 낸드게이트(ND20) 및 상기 인버터(I11~I15)의 출력신호를 상기 입력비트신호(X1~X6)와 각기 오아조합하는 오아게이트(OR21,OR23,OR25,OR27,OR29,OR31)와, 상기오아게이트(OR20,OR22,OR24,OR26,OR28,OR30), (OR21,OR23,OR25,OR27,OR29,OR31)의 출력신호를 각기 낸드조합하는 낸드게이트(ND31~ND36)로 구성하여, 상기 입력비트신호(X0), 상기 낸드게이트(ND31~ND36)의 출력신호 및 상기 입력비트신호(X7)가 2의 보수 출력신호(Y0~Y7)로 출력되게 구성된 것을 특징으로 하는 2의 보수 변환회로.Inverters I 16 to I 22 which invert the input bit signals X 0 to X 7 , respectively, and the output signals of the inverter I 22 are commonly input to one input terminal, and the input bit signals X 1 to X 5 ) NAND gates (ND 20 to ND 25 ) that receive input signals to the other input terminal, and output signals of the front end NAND gates (ND 20 to ND 24 ) to another input terminal, and the NAND gates (ND). 21 to ND 25 ) are respectively inputted to one input terminal, and the NAND to receive the output signal of the NAND gate ND 20 and the output signals of the following inverters I 11 to I 14 to the other input terminal, respectively. Inverter I 10 for inverting the output signals of the gates ND 26 to ND 30 , the NAND gate ND 20 , and the inverter I for inverting the output signals of the NAND gates ND 26 to ND 29 , respectively. 11 ~ I 14) and the inverter (I 15) for inverting an output signal of the NAND gate (ND 30), said inverter (I 10) and to embellish Gate (ND 26 ~ ND 30) the output signal of said inverter (I 16 ~ I 21) output signal and Iowa gate for each Iowa combination of (OR 20, OR 22, OR 24, OR 26, OR 28, OR 30) and the NAND gate (ND 20) and the inverter (I 11 ~ I 15) the output signal of the input bit signal (X 1 ~ X 6) and Iowa gate (OR 21 to each Iowa combination, OR 23, OR 25 in , OR 27 , OR 29 , OR 31 ), and the oragate (OR 20 , OR 22 , OR 24 , OR 26 , OR 28 , OR 30 ), (OR 21 , OR 23 , OR 25 , OR 27 , OR 29 NOR gates (ND 31 to ND 36 ) for NAND combining the output signals of OR 31 , respectively, to output the input bit signal (X 0 ), the output signals of the NAND gates (ND 31 to ND 36 ), and the input signal. A two's complement converter circuit characterized in that the bit signal (X 7 ) is configured to be output as a two's complement output signal (Y 0 to Y 7 ).
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