KR930010941B1 - Full adder ic - Google Patents

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KR930010941B1 KR1019910012246A KR910012246A KR930010941B1 KR 930010941 B1 KR930010941 B1 KR 930010941B1 KR 1019910012246 A KR1019910012246 A KR 1019910012246A KR 910012246 A KR910012246 A KR 910012246A KR 930010941 B1 KR930010941 B1 KR 930010941B1
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김성식
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금성일렉트론 주식회사
문정환
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

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Abstract

The full adder circuit of the CMOS transistors reduces the layout space and improves the speed-up. Input terminal (A) commonly connects to the source of PMOS (PM21), the drain of NMOS (NM23) and a transmission gate (TR1). And also input terminal (A) comomnly connects to the source of NMOS (NM21), the gate of NMOS (NM23) and the negative controlled terminal of the gate (TR1). Input terminal (B) commonly connects to the gate of PMOS (PM21), the gate of NMOS (NM21) and the input terminal of the gate (TR1). The output of the transmission gate (TR2) connects to the carry output (Cout) through the PMOS (PM126) and the common point of the source of NMOS and output (Vo) connects to Cout.

Description

전가산기 집적회로Full adder integrated circuit

제1a도는 일반적인 전가산기의 합계 논리 회로도이고, 제1b도는 일반적인 전가산기의 캐리 논리 회로도.1A is a sum logic circuit diagram of a general full adder, and FIG. 1B is a carry logic circuit diagram of a general full adder.

제2도는 전가산기의 진리표.2 is the truth table of the full adder.

제3도는 본 발명의 전가산기 집적 회로도.3 is a full adder integrated circuit diagram of the present invention.

제4도는 제3도 각부의 진리표.4 is a truth table of each part of FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

TR1, TR3 : 전송게이트 PM21, PM26 : 피모스TR1, TR3: Transmission gates PM21, PM26: PMOS

NM21, NM27 : 엔모스 I21, I22 : 인버터NM21, NM27: NMOS I21, I22: Inverter

본 발명은 트랜지스터의 수가 많은 씨모스(CMOS)의 전가산기 회로에 관한 것으로, 직접회로의 레이아울 면적을 줄여 처리속도를 향상시키는데 적당하도록한 전가산기 집적 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a CMOS full adder circuit having a large number of transistors, and to a full adder integrated circuit suitable for improving the processing speed by reducing the layout area of an integrated circuit.

제1도의 (a)는 일반적인 전가산기의 합계 회로도이고, (b)는 캐리회로도이며, 제2도는 제1도의 진리표로서 이를 참조하여 일반적인 전가산기의 작용을 설명하면 다음과 같다.(A) of FIG. 1 is a sum circuit diagram of a general full adder, (b) is a carry circuit diagram, and FIG. 2 is a truth table of FIG.

입력데이타(A),(B)가 0,0이고, 캐리입력(CIN)이 0(논리치 로우, 이하 0으로 칭함)이면, 피모스(PM1),(PM2),(PM5)가 온되고, 엔모스(NM1),(NM6)가 오프되므로 노드(N1)에 1(논리치 하이, 이하 1로 칭함)이 출력됨에 따라 엔모스(NM11)가 온되어 합계 출력단자(SOUT)에 0이 출력되는 한편, 피모스(PM12),(PM13)가 온되고, 엔모스(NM12),(NM13)가 오프되므로 노드(N1)에 1이 출력되어 캐리출력단자(COUT)에 0이 출력된다.If input data (A) and (B) are 0,0 and carry input (C IN ) is 0 (logical low, hereinafter referred to as 0), PMOS (PM 1 ), (PM 2 ), (PM 5) ) Is turned on and NMOS 1 (NM 1 ) and (NM 6 ) are turned off, so that NMOS 11 is turned on as 1 (non-rich high, hereinafter referred to as 1) is output to node N 1 . 0 is output to the output terminal S OUT , PMOS (PM 12 ), (PM 13 ) is turned on, and NMOS (NM 12 ), (NM 13 ) is turned off, so 1 is applied to node (N 1 ). The output is output 0 to the carry output terminal C OUT .

그리고 상기 입력데이타(A),(B)가 0,0이고, 캐리입력(CIN)이 1이면, 엔모스(NM1),(NM3),(NM5)가 온되므로 노드(N1)에 저전위가 출력됨에 따라 피모스(PM11)가 온되는 반면, 엔모스(NM11)가 오프되어 합계 출력단자 이밖의 입력데이타 및 캐리입력타에 의해 이 회로는 상기와 같이 작용되어 이의 합계출력 및 캐리 출력은 제2도의 표에 도시한 바와 같이 나타난다.And wherein the input data (A), (B) is 0, 0, the carry input (C IN) is a 1, NMOS (NM 1), (NM 3 ), (NM 5) is turned on since the node (N 1 PMOS (PM 11 ) is turned on as the low potential is outputted to), while NMOS 11 is turned off so that input circuits and carry inputs other than the total output terminals act as described above. The sum output and the carry output appear as shown in the table of FIG.

그러나 이와 같은 종래의 저가산 회로에 있어서는 트랜지스터의 갯수를 많이 필요로 하므로 이에 의해 필수적으로 레이아울의 면적이 넓어지게 되고, 더욱이 입력신호를 인가한후 출력신호가 나올때까지의 시간 즉, 처리시간이 길어지게 되는 결함이 있었다.However, the conventional low cost circuit requires a large number of transistors, so that the area of the layout is essentially increased, and thus, the time from the input signal to the output signal, i.e., the processing time. There was a bug lengthened.

본 발명은 이와 같은 종래의 결함을 해결하기 위하여 전가산기의 논리회로를 구성함에 있어서, 최소 갯수의 트랜지스터를 사용하여 회로를 구성할 수 있게 창안한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.The present invention has been made so that the circuit can be configured using the minimum number of transistors in the logic circuit of the full adder in order to solve such a conventional defect will be described in detail with reference to the accompanying drawings.

제3도는 본 발명의 전가산기 직접 회로도로서 이에 도시한 바와 같이, 입력단자(A)를 피모스(PM21)의 소오스, 엔모스(NM23)의 드레인, 전송게이트(TR1)의 정극성 제어단자(C2)에 공통접속함과 아울러, 그 입력단자(A)를 인버터(I21)를 통해서는 엔모스(NM21)의 소오스, 엔모스(NM23)의 게이트, 전송게이트(TR1))의 부극성제어단자(C1)에 공통접속하고, 입력단자(B)를 상기 피모스(PM21)의 게이트, 엔모스(NM21)의 게이트, 상기 전송게이트(TR1)의 입력단자(Vi)에 공통접속하며, 캐리 입력단자(Cin)를 피모스(PM23)의 게이트, 엔모스(NM24)의 게이트, 전송게이트(TR2)의 입력단자(Vi)에 공통접속한 후, 상기 피모스(PM21) 및 엔모스(NM21)의 드레인 공통접속점을 피모스(PM23)를 통해 합계 출력단자(SOUT)에 접속하고, 이 접속점을 엔모스(NM24)를 통해 상기 전송게이트(TR2)의 부극성제어단자(C1)에 접속하며, 상기 피모스(PM21) 및 엔모스(NM21)이 드레인 공통접속점을 엔모스(NM26)를 통해서는 전송게이트(TR3)의 부극성제어단자(C1)에 접속함과 아울러, 이 접속점을 인버터(I23)를 통해 전송게이트(TR3)의 정극성제어단자(C2) 및 피모스(PM26)의 게이트에 공통 접속하고, 상기 피모스(PM21) 및 엔모스(NM21)이 드레인 공통접속점을 상기 전송게이트(TR2)의 정극성제어단자(C2)에 접속하여 이 접속점을 인버터(122)를 통해 상기 엔모스(NM26)의 게이트에 접속하며, 상기 전송게이트(TR2)의 출력단자(V0)를 상기 피모스(PM26)을 통해 캐리 출력단자(COUT)에 접속한후, 상기 엔모스(NM23)의 소오스 및 전송게이트(TR1)의 출력단자(V0) 공통접속점을 상기 전송게이트(TR3)를 통해 캐리 출력단자(COUT)에 접속하여 구성한 것으로, 이와 같이 구성된 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.3 is an integrated circuit diagram of the full adder of the present invention. As shown therein, the input terminal A is connected to a source of PMOS PM21, a drain of NMOS 23, and a positive control terminal of transfer gate TR1 ( In addition to the common connection to C2), the input terminal A is connected to the source of the NMOS 21, the gate of the NMOS 23, and the negative control terminal of the transfer gate TR1 through the inverter I21. A common connection is made to C1, and the input terminal B is commonly connected to the gate of the PMOS PM21, the gate of the NMOS 21, and the input terminal Vi of the transfer gate TR1, and carry input The terminal Cin is commonly connected to the gate of the PMOS PM23, the gate of the NMOS 24, and the input terminal Vi of the transfer gate TR2, and then the PMOS PM21 and the NMOS 21 a common connection point through a drain PMOS (PM23) coupled to the sum output (S OUT), and a negative control of the transfer gate (TR2) to the connection point through a MOS yen (NM24) terminal (C1) The PMOS PM21 and the NMOS 21 connect the drain common connection point to the negative control terminal C1 of the transmission gate TR3 through the NMOS 26 and connect the connection point. The inverter I23 is connected to the positive polarity control terminal C2 of the transmission gate TR3 and the gate of the PMOS PM26 in common, and the PMOS PM21 and the NMOS 21 refer to the drain common connection point. by connecting to the positive control terminal (C2) of the transfer gate (TR2) and connected to the connection point to the gate of the NMOS (NM26) via the inverter 122, the output terminal (V 0) of the transmission gate (TR2) Is connected to the carry output terminal C OUT through the PMOS PM26, and then the common connection point of the source of the NMOS 23 and the output terminal V 0 of the transfer gate TR1 is transferred to the transfer gate TR3. ) that is configured to connect to the carry output terminal (C OUT) through, the details of the operation and effect of the present invention constructed in this manner If the person follows.

첫째, 입력데이타(A),(B) 및 캐리 입력데이타(Ci)가 모두 0이면, 인버터(I21)를 통해 노드(N1)에 1이 공급되나, 엔모스(NM23)의 드레인에 0이 공급되고 있으므로 노드(N2)의 전위는 0이 되고, 엔모스(NM21)가 오프되고 피모스(PM21)의 소오스에 0이 공급되고 있으므로 노드(N3)의 전위는 0이 되며, 이때, 엔모스(NM24)는 캐리입력(C1) 0에 의하여 오프상태를 유지하므로 합계출력단자(SOUT)에 0이 출력되고, 상기 노드(N3)의 0전위가 인버터(I22)를 통해 반전되는 노드(N5)의 전위가 1이되어 전송게이트(TR2)의출력단자(V0)에 0이 출력되며, 이때, 상기 엔모스(NM26)의 소오스에 0이 출력되므로 피모스(PM26) 및 저송게이트(TR33)가 오프되어 캐리 출력단자(COUT)에 0이 출력된다.First, if the input data (A), (B) and the carry input data (Ci) are all 0, 1 is supplied to the node N1 through the inverter I21, but 0 is supplied to the drain of the NMOS 23. Since the potential of the node N2 becomes 0, the potential of the node N3 becomes 0 since the potential of the node N2 is turned off and 0 is supplied to the source of the PMOS PM21. Since the NM24 maintains the OFF state by the carry input C1 0, 0 is output to the total output terminal S OUT , and a node N5 in which the zero potential of the node N3 is inverted through the inverter I22. The potential of 1 becomes 0 , so that 0 is output to the output terminal V 0 of the transmission gate TR2, and at this time, 0 is output to the source of the NMOS N26 so that the PMOS PM26 and the low-transmission gate TR33 are output. Is turned off, and 0 is output to the carry output terminal C OUT .

둘째, 입력데이타(A),(B)가 모두 0이고, 캐리 입력데이타(C1)가 1이면, 상기 첫째에서와 같이 노드(N2),(N3)의 전위가 모두 0이 되고, 노드(N5)에는 인버터(I22)를 통해 1이 공급되는 상태에서 상기 캐리입력(Ci) 1에 의해 엔모스(NM24)가 온되므로 합계 출력단자(SOUT)에 1이 출력되며, 이때 노드(N6)의 전위는 상기 첫째에서와 같이 0이 되므로 상기 전송게이트(TR3) 및 피모스(PM26)가 오프되어 캐리 출력단자(COUT)에 0이 출력된다.Second, if the input data (A) and (B) are all 0 and the carry input data (C1) is 1, the potentials of the nodes N2 and N3 are all 0 as in the first, and the node N5 In the state in which 1 is supplied through the inverter I22, the NMOS 24 is turned on by the carry input Ci 1, so that 1 is output to the total output terminal S OUT , and at this time, the node N6 Since the potential becomes 0 as in the first case, the transfer gate TR3 and the PMOS PM26 are turned off to output 0 to the carry output terminal C OUT .

셋째, 입력데이타(A),(B)가 0, 1이고, 캐리 입력데이타(Ci)가 0이면, 인버터(I21)를 통해 반전 출력되는 1이 노드(N1)에 공급되고, 이는 입력데이타(B)에 의해 온된 엔모스(NM21)를 통해 노드(N3)에 공급되는데 이때, 피모스(PM23)는 입력데이타(Ci)에 의해 온되므로 그 노드(N3)의 전위 1이 그 피모스(PM23)를 통해 합계 출력단자(SOUT)로 전달되며, 인버터(I22)를 통해 노드(N5)에 0이 공급되어 전송게이트(TR3)의 부극성제어단자(Ci)에 0이 공급되지만, 이 전송게이트(TR3)의 입력단자(V1)에 0이 공급되고 있으므로 이의 출력단자(V0)에 0이 출력되고, 상기 노드(N5)의 0전위에 의하여 엔모스(NM26)가 오프되므로 노드(N6)의 전위가 0이 되며 캐리 출력단자(COUT)에 0이 출력된다.Third, when the input data A and B are 0 and 1, and the carry input data Ci is 0, 1, which is inverted and outputted through the inverter I21, is supplied to the node N1, which is input data ( It is supplied to the node N3 through the NMOS 21 turned on by B). At this time, since the PMOS PM23 is turned on by the input data Ci, the potential 1 of the node N3 is the PMOS PM23. Is transmitted to the total output terminal S OUT , and 0 is supplied to the node N5 through the inverter I22, and 0 is supplied to the negative control terminal Ci of the transmission gate TR3, but this transmission is performed. Since 0 is supplied to the input terminal V1 of the gate TR3, 0 is output to the output terminal V0 thereof, and the NMOS 26 is turned off by the zero potential of the node N5, so that the node N6. The potential of is 0 and 0 is output to the carry output terminal (C OUT ).

넷째, 입력데이타(A)가 0이고, 입력데이타(B) 및 캐리 입력데이타(Ci)가 1이면, 노드(N1)의 전위가 1이되어 전송게이트(TR1)가 오프되므로 노드(N2)의 전위가 1이되며, 상기 노드(N1)의 전위 1은 엔모스(NM21)를 통해 노드(N3)에 공급되는데, 이때 캐리입력 데이타(Ci)에 의하여 피모스(PM23)가 오프되므로 합계 출력단자(SOUT)에 0이 출력되고, 노드(N5)의 전위 1에 의해 전송게이트(TR2)가 온됨에 따라 상기 캐리 입력데이타(Ci) 1이 그 전송게이트(TR2)를 통해 노드(N6)에 공급되고, 이 노드(N6)의 전위 1이 피모스(PM26)를 통해 캐리 출력단자(COUT)로 전달된다.Fourth, if the input data (A) is 0, the input data (B) and the carry input data (Ci) is 1, the potential of the node (N1) is 1, the transfer gate (TR1) is off, so that the node N2 The potential becomes 1, and the potential 1 of the node N1 is supplied to the node N3 through the NMOS 21, where the PMOS PM23 is turned off by the carry input data Ci, so that the total output terminal. 0 is output to S OUT , and as the transfer gate TR2 is turned on by the potential 1 of the node N5, the carry input data Ci 1 is transmitted to the node N6 through the transfer gate TR2. The potential 1 of the node N6 is supplied to the carry output terminal C OUT through the PMOS PM26.

다섯째, 입력데이타(A)가 1이고, 입력데이타(B) 및 캐리 입력데이타(Ci)가 0이면, 노드(N1),(N2)의 전위가 0이되고, 노드(N3)의 전위가 1이 되므로 그 노드(N3)의 전위 1이 캐리 입력데이타(Ci)에 의해 온된 피모스(PM23)를 통해 합계 출력단자(SOUT)로 전달되는 한편, 엔모스(NM24)가 오프되어 노드(N6)의 전위가 0이므로 캐리 출력단자(COUT)에 0이 출력된다.Fifth, when the input data A is 1, the input data B and the carry input data Ci are 0, the potentials of the nodes N1 and N2 become 0 and the potential of the node N3 becomes 1. Therefore, the potential 1 of the node N3 is transferred to the total output terminal S OUT through the PMOS PM23 turned on by the carry input data Ci, while the NMOS 24 is turned off to the node N6. ) Is 0, so 0 is output to the carry output terminal (C OUT ).

여섯째, 입력데이타(A) 및 캐리 입력데이타(Ci)가 1이고, 입력데이타(B)가 0이면, 상기 다섯째에서와 같이 노드(N1), (N2)의 전위가 0이되고, 노드(N3)의 전위가 1이 되지만, 캐리 입력데이타(Ci) 1에 의해 상기 피모스(PM23)가 오프되어 합계 출력단자(SOUT)에 0이 출력되는 한편, 노드(N5)의 전위가 0이 되어 전송게이트(TR2)가 온되므로 그 전송게이트(TR2)를 통해 상기 캐리 입력데이타(Ci) 1이 노드(N6)에 전달되고, 이는 다시 피모스(PM26)을 통해 캐리 출력단자(COUT)로 전달된다.Sixth, if the input data A and carry input data Ci are 1, and the input data B is 0, the potentials of the nodes N1 and N2 become 0 as in the fifth, and the node N3 ) Is 1, but the PMOS PM23 is turned off by the carry input data Ci 1 so that 0 is output to the total output terminal S OUT , while the potential of the node N5 is 0. Since the transfer gate TR2 is turned on, the carry input data Ci 1 is transmitted to the node N6 through the transfer gate TR2, which is in turn transferred to the carry output terminal C OUT through the PMOS PM26. Delivered.

일곱째, 입력데이타(A),(B)가 1이고, 캐리 입력데이타(Ci)가 0이면, 입력데이타(B)에 의하여 피모스(PM21)가 오프되어 노드(N3)의 전위가 0이 되고, 캐리 입력데이타(Ci)에 의하여 엔모스(NM24)가 오프되므로 합계 출력단자(SOUT)가 0이 출력되는 한편, 노드(N1)의 전위 0에 의해 전송게이트(TR1)가 온되어 그 전송게이트(TR1)를 통해 입력데이타(B) 1이 노드(N2)에 전달되며, 이때, 노드(N6)의 전위가 0이므로 상기 노드(N2)의 전위 1이 전송게이트(TR3)를 통해 캐리 출력단자(COUT)로 전달된다.Seventh, if the input data A and B are 1 and the carry input data Ci is 0, the PMOS PM21 is turned off by the input data B so that the potential of the node N3 becomes zero. Since the NMOS 24 is turned off by the carry input data Ci, the total output terminal S OUT is outputted 0, while the transfer gate TR1 is turned on by the potential 0 of the node N1, and the transfer is performed. The input data B 1 is transmitted to the node N2 through the gate TR1. In this case, since the potential of the node N6 is 0, the potential 1 of the node N2 carries a carry output through the transfer gate TR3. It is delivered to terminal C OUT .

여덟째, 입력데이타(A),(B) 및 캐리 입력데이타(Ci)가 모두 1이면, 노드(N1)의 전위가 0이 되어 전송게이트(TR1)가 온되므로 입력데이타(B)가 그 전송게이트(TR1)를 통해 노드(N2)에 전달되고, 입력데이타(B)에 의해 피모스(PM21)가 오프되므로 노드(N3)의 전위가 0이 됨에 따라 인버터(I22)를 통해 반전출력되는 전위 1이 노드(N5)에 공급되고, 이때, 캐리 입력데이타(Ci)에 의해 엔모스(NM24)가 온되므로 상기 노드(N5)의 전위 1이 그 엔모스(NM24)를 통해 합계 출력단자(SOUT)로 전달되며, 상기 노드(N5)의 전위 1이 의하여 전송게이트(TR2)가 오프되어 노드(N6)의 전위가 0이 되므로 이노드(N6)의 전위 0에 의해 전송게이트(TR3)가 온되고, 상기 노드(N2)의 전위 1이 그 전송게이트(TR3)를 통해 캐리 출력단자(COUT)로 전달된다.Eighth, if the input data A, B and the carry input data Ci are all 1, the potential of the node N1 is 0 and the transmission gate TR1 is turned on, so the input data B is the transfer gate. The potential 1 that is transmitted to the node N2 through TR1 and is inverted and output through the inverter I22 as the potential of the node N3 becomes 0 because the PMOS PM21 is turned off by the input data B. The node N5 is supplied to the node N5, and at this time, the NMOS 24 is turned on by the carry input data Ci, so that the potential 1 of the node N5 is total output terminal S OUT through the NMOS 24. ), And the transfer gate TR3 is turned on by the potential 0 of the inode N6 since the transfer gate TR2 is turned off by the potential 1 of the node N5 and the potential of the node N6 becomes 0. The potential 1 of the node N2 is transferred to the carry output terminal C OUT through the transfer gate TR3.

이상에서 상세히 설명한 바와 같이 본 발명은 최소 갯수의 트랜지스터를 이용하여 전가산기 논리회로를 구성함으로써 레이아울의 면적을 줄이고, 처리속도를 대폭적으로 향상시킬 수 있는 이점이 있다.As described in detail above, the present invention has the advantage of reducing the area of the layout and significantly improving the processing speed by configuring the full adder logic circuit using the minimum number of transistors.

Claims (1)

입력단자(A)를 피모스(PM21)의 소오스, 엔모스(NM23)의 드레인, 전송게이트(TR1)의 정극성 제어단자(C2)에 공통접속함과 아울러, 그 입력단자(A)를 인버터(I21)를 통해서는 엔모스(NM21)의 소오스, 엔모스(NM23)의 게이트, 전송게이트(TR1))의 부극성제어단자(C)에 공통접속하고, 입력단자(B)를 상기 피모스(PM21)의 게이트, 엔모스(NM21)의 게이트, 상기 전송게이트(TR1)의 입력단자(Vi)에 공통접속하며, 캐리 입력단자(Cin)를 피모스(PM23)의 게이트, 엔모스(NM24)의 게이트, 전송게이트(TR2)의 입력단자(Vi)에 공통접속한 후, 상기 피모스(PM21) 및 엔모스(NM21)의 드레인 공통접속점을 피모스(PM23)를 통해 합계출력단자(SOUT)에 접속하고, 이 접속점을 엔모스(NM24)를 통해 상기 전송게이트(TR2)의 부극성제어단자(C1)에 접속하며, 상기 피모스(PM21) 및 엔모스(NM21)의 드레인 공통접속점을 엔모스(NM26)를 통해서는 전송게이트(TR3)의 부극성제어단자(C1)에 접속함과 아울러, 이 접속점을 인버터(I23)를 통해 전송게이트(TR3)의 정극성제어단자(C2) 및 피모스(PM26)의 게이트에 공통 접속하고, 상기 피모스(PM21) 및 엔모스(MN21)의 드레인 공통접속점을 상기 전송게이트(TR2)의 정극성제어단자(C2)에 접속하여 이 접속점을 인버터(122)를 통해 상기 엔모스(NM26)의 게이트에 접속하며, 상기 전송게이트(TR2)의 출력단자(V0)를 상기 피모스(PM126)를 통해 캐리 출력단자(COUT)에 접속한 후, 상기 엔모스(NM23)의 소오스 및 전송게이트(TR1)의 출력단자(V0) 공통접속점을 상기 전송게이트(TR3)를 통해 캐리 출력단자(COUT)에 접속하여 구성한 것을 특징으로 하는 전가산기 집적회로.The input terminal A is commonly connected to the source of the PMOS PM21, the drain of the NMOS 23, and the positive control terminal C2 of the transfer gate TR1, and the input terminal A is connected to the inverter. Via I21, a common connection is made between the source of NMOS 21, the gate of NMOS 23, the negative control terminal C of transfer gate TR1, and the input terminal B is connected to the PMOS. Commonly connected to the gate of PM21, the gate of NMOS 21, and the input terminal Vi of the transfer gate TR1, and the carry input terminal Cin is the gate of PMOS PM23, NMOS24 After common connection to the gate of the gate and the input terminal (Vi) of the transfer gate (TR2), the drain common connection point of the PMOS (PM21) and NMOS (21) through the PMOS (PM23), the total output terminal (S). OUT ), and this connection point is connected to the negative control terminal C1 of the transmission gate TR2 through the NMOS 24, and the drain common connection point of the PMOS PM21 and the NMOS 21 is connected. Yen The MOS NM26 is connected to the negative polarity control terminal C1 of the transmission gate TR3, and this connection point is connected to the positive polarity control terminal C2 and the P of the transmission gate TR3 through the inverter I23. The common connection is made to the gate of MOS PM26, and the common drain point of the PMOS PM21 and NN21 is connected to the positive polarity control terminal C2 of the transfer gate TR2, and the connection point is connected to an inverter ( 122 is connected to a gate of the NMOS 26, and an output terminal V 0 of the transfer gate TR2 is connected to a carry output terminal C OUT through the PMOS PM126. The total adder integrated device is configured by connecting the source of the NMOS23 and the common connection point of the output terminal V 0 of the transmission gate TR1 to the carry output terminal C OUT through the transmission gate TR3. Circuit.
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