JP2697444B2 - Output buffer circuit - Google Patents
Output buffer circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、出力バッファ回路に関
し、特に出力をハイ・インピーダンスとすることが可能
なＣＭＯＳ型式の出力バッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit, and more particularly to a CMOS type output buffer circuit capable of providing an output with high impedance.
【０００２】[0002]
【従来の技術】従来の出力バッファ回路は、図２に示す
ように、出力許可信号ＯＥを反転するインバータＩＶ
と、出力許可信号ＯＥと出力データ信号ＯＤを入力とす
るＮＡＮＤゲートＮＤと、インバータＩＶの出力と出力
データ信号ＯＤを入力とするＮＯＲゲートＮＲと、ソー
スを電源に、ゲートをＮＡＮＤゲートＮＤの出力端子
に、ドレインを出力端子Ｏｕｔにそれぞれ接続したｐチ
ャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳと記す）
Ｑｐと、ソースをＧＮＤに、ゲートをＮＯＲゲートＮＲ
の出力端子に、ドレインを出力端子Ｏｕｔにそれぞれ接
続したｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯ
Ｓと記す）Ｑｎとにより構成されている。2. Description of the Related Art As shown in FIG. 2, a conventional output buffer circuit includes an inverter IV for inverting an output permission signal OE.
A NAND gate ND receiving the output permission signal OE and the output data signal OD, a NOR gate NR receiving the output of the inverter IV and the output data signal OD, and a source connected to the power supply and a gate connected to the output of the NAND gate ND. P-channel MOS transistor having a drain connected to the output terminal Out (hereinafter referred to as pMOS)
Qp, source to GND, gate to NOR gate NR
, An n-channel MOS transistor (hereinafter, nMO) having a drain connected to the output terminal Out
Sn) and Qn.
【０００３】次に、動作について説明する。図２の回路
において、まず、出力許可信号ＯＥが“０”（出力禁止
状態）であるとき、出力データ信号ＯＤの値にかかわら
ず、ＮＡＮＤゲートＮＤの出力は“１”、ＮＯＲゲート
ＮＲの出力は“０”となる。そのため、ｐＭＯＳＱｐと
ｎＭＯＳＱｎは共にＯＦＦして出力端子Ｏｕｔはハイ・
インピーダンス状態となる。Next, the operation will be described. In the circuit of FIG. 2, first, when the output permission signal OE is "0" (output prohibited state), the output of the NAND gate ND is "1" and the output of the NOR gate NR is irrespective of the value of the output data signal OD. Becomes “0”. Therefore, the pMOS Qp and the nMOS Qn are both turned off, and the output terminal Out is set to high level.
It becomes an impedance state.
【０００４】次に、出力許可信号ＯＥが“１”（出力許
可状態）であるとき、出力データ信号ＯＤの値によって
出力端子Ｏｕｔには“０”あるいは“１”が出力され
る。つまり、出力データ信号ＯＤが“０”のときはＮＡ
ＮＤゲートＮＤとＮＯＲゲートＮＲの出力はともに
“１”となるので、ｐＭＯＳＱｐはＯＦＦ、ｎＭＯＳＱ
ｎはＯＮし、出力端子Ｏｕｔには“０”が出力される。
出力データ信号ＯＤが“１”のときは、ＮＡＮＤゲート
ＮＤとＮＯＲゲートＮＲの出力はともに“０”となるの
で、ｐＭＯＳＱｐはＯＮ、ｎＭＯＳＱｎはＯＦＦし、出
力端子Ｏｕｔには“１”が出力される。Next, when the output permission signal OE is "1" (output permission state), "0" or "1" is output to the output terminal Out depending on the value of the output data signal OD. That is, when the output data signal OD is “0”, NA
Since the outputs of the ND gate ND and the NOR gate NR are both "1", the pMOS Qp is OFF and the nMOS Q
n turns ON, and “0” is output to the output terminal Out.
When the output data signal OD is "1", the outputs of the NAND gate ND and the NOR gate NR are both "0", so that the pMOS Qp is turned on, the nMOS Qn is turned off, and "1" is output to the output terminal Out. You.
【０００５】[0005]
【発明が解決しようとする課題】この従来の出力バッフ
ァ回路においては、電源電圧が通常使用条件の範囲内で
あれば、リセット時、出力許可信号ＯＥは“０”にリセ
ットされ、ＮＡＮＤゲートＮＤの出力が“１”、ＮＯＲ
ゲートＮＲの出力が“０”となり、出力端子Ｏｕｔはハ
イ・インピーダンス状態となる。しかしながら、電源電
圧が通常使用条件の範囲より低い電圧、例えば、０Ｖか
らトランジスタのしきい値電圧程度の電源電圧となる電
源投入直後などの場合には、出力許可信号ＯＥ発生回路
のリセット動作や、ＮＡＮＤゲートＮＤ、ＮＯＲゲート
ＮＲが正常に動作しないので、ｐＭＯＳＱｐとｎＭＯＳ
Ｑｎを確実にＯＦＦすることはできず、そのため出力端
子Ｏｕｔに“０”あるいは“１”が出力される可能性が
あり、この端子にハイ・インピーダンス状態を期待する
ことができなくなる。In this conventional output buffer circuit, if the power supply voltage is within the range of the normal use condition, the output enable signal OE is reset to "0" at the time of reset, and the output of the NAND gate ND is reset. Output is "1", NOR
The output of the gate NR becomes "0", and the output terminal Out enters a high impedance state. However, in the case where the power supply voltage is lower than the range of the normal use condition, for example, immediately after the power supply is turned on from 0 V to the power supply voltage of about the threshold voltage of the transistor, the reset operation of the output permission signal OE generation circuit, Since the NAND gate ND and the NOR gate NR do not operate normally, the pMOS Qp and the nMOS
Since Qn cannot be reliably turned off, "0" or "1" may be output to the output terminal Out, and a high impedance state cannot be expected from this terminal.
【０００６】[0006]
【課題を解決するための手段】本発明の出力バッファ回
路は、ソースが第１の電源に接続されドレインが出力端
子に接続されたｐチャネルＭＯＳトランジスタと、ソー
スが第２の電源に接続されドレインが出力端子に接続さ
れたｎチャネルＭＯＳトランジスタと、前記ｐチャネル
ＭＯＳトランジスタのソース、ゲート間に接続された第
１のコンデンサと、前記ｎチャネルＭＯＳトランジスタ
のソース、ゲート間に接続された第２のコンデンサと、
を具備し、入力された出力許可信号の値により、データ
出力状態とハイ・インピーダンス状態のいずれかの状態
に選択されるものである。An output buffer circuit according to the present invention comprises a p-channel MOS transistor having a source connected to a first power supply and a drain connected to an output terminal, and a drain connected to a second power supply and a source. Are connected to the output terminal, an n-channel MOS transistor, a first capacitor connected between the source and the gate of the p-channel MOS transistor, and a second capacitor connected between the source and the gate of the n-channel MOS transistor. A capacitor,
Which is selected from a data output state and a high impedance state depending on the value of the input output permission signal.
【０００７】[0007]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の回路図であ
る。同図に示されるように、本実施例の出力バッファ回
路は、出力許可信号ＯＥを反転するインバータＩＶと、
出力許可信号ＯＥと出力データ信号ＯＤを入力とするＮ
ＡＮＤゲートＮＤと、インバータＩＶの出力と出力デー
タ信号ＯＤを入力とするＮＯＲゲートＮＲと、ソースを
電源に、ゲートをＮＡＮＤゲートＮＤの出力端子に、ド
レインを出力端子Ｏｕｔにそれぞれ接続したｐＭＯＳＱ
ｐと、ソースをＧＮＤに、ゲートをＮＯＲゲートＮＲの
出力端子に、ドレインを出力端子Ｏｕｔにそれぞれ接続
したｎＭＯＳＱｎと、その端子がｐＭＯＳＱｐのソース
とゲートに接続された第１のコンデンサＣ1 と、その端
子がｎＭＯＳＱｎのソースとゲートに接続された第２の
コンデンサＣ2 と、により構成される。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of one embodiment of the present invention. As shown in the drawing, the output buffer circuit of the present embodiment includes an inverter IV for inverting the output permission signal OE,
N which receives output enable signal OE and output data signal OD as inputs
An AND gate ND, a NOR gate NR to which the output of the inverter IV and the output data signal OD are input, a pMOS Q having a source connected to the power supply, a gate connected to the output terminal of the NAND gate ND, and a drain connected to the output terminal Out.
p, an nMOS Qn having a source connected to GND, a gate connected to the output terminal of the NOR gate NR, a drain connected to the output terminal Out, and a first capacitor C 1 having its terminal connected to the source and gate of the pMOS Qp. a second capacitor C 2 whose terminal is connected to the source and gate of NMOSQn, the constructed.
【０００８】本実施例回路も電源電圧が通常使用条件の
範囲内にある場合は、従来例と同様な動作をする。即
ち、出力許可信号ＯＥが“０”（出力禁止状態）である
ときは、出力データ信号ＯＤの値にかかわらず、出力端
子Ｏｕｔはハイ・インピーダンス状態となり、また出力
許可信号ＯＥが“１”（出力許可状態）であるときは、
出力データ信号ＯＤの値“０”、“１”に従って、出力
端子Ｏｕｔには“０”あるいは“１”が出力される。When the power supply voltage is within the range of normal use conditions, the circuit of this embodiment operates similarly to the conventional example. That is, when the output permission signal OE is “0” (output prohibited state), the output terminal Out is in a high impedance state regardless of the value of the output data signal OD, and the output permission signal OE is “1” ( Output is enabled)
According to the values “0” and “1” of the output data signal OD, “0” or “1” is output to the output terminal Out.
【０００９】電源電圧が通常使用条件の範囲より低い電
圧、つまり、０Ｖからトランジスタのしきい値電圧程度
の電源電圧となる電源投入直後などの場合には、リセッ
ト状態にしても出力許可信号ＯＥ発生回路のリセット動
作は不完全であり、またＮＡＮＤゲートＮＤ、ＮＯＲゲ
ートＮＲは正常には動作しない。しかし、ｐＭＯＳＱｐ
のソース、ドレイン間には第１のコンデンサＣ1 が、ま
たｎＭＯＳＱｎのソース、ドレイン間には第２のコンデ
ンサＣ2 が接続されているため、これらのトランジスタ
のソース、ドレイン間の電位差はほぼＯＶとなる。した
がって、ｐＭＯＳＱｐとｎＭＯＳＱｎとはともにＯＦＦ
し、出力端子Ｏｕｔはハイ・インピーダンス状態とな
る。When the power supply voltage is lower than the range of the normal use condition, that is, immediately after the power supply is turned on from 0 V to the power supply voltage of about the threshold voltage of the transistor, the output permission signal OE is generated even in the reset state. The reset operation of the circuit is incomplete, and the NAND gate ND and NOR gate NR do not operate normally. However, pMOSQp
Source, the first capacitor C 1 between the drain, but also nMOSQn source, since the drain is connected to a second capacitor C 2 is the source of these transistors, the potential difference between the drain almost OV Becomes Therefore, both pMOS Qp and nMOS Qn are OFF
Then, the output terminal Out enters a high impedance state.
【００１０】[0010]
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路は、ＣＭＯＳ型の３ステート論理回路におい
て、出力端子に接続されるｐチャネル型ＭＯＳトランジ
スタおよびｎチャネル型ＭＯＳトランジスタのソース、
ゲート間にそれぞれコンデンサを接続したものであるの
で、本発明によれば、電源電圧の変動時に各トランジス
タのソース、ゲート間を短絡状態とすることができる。
したがって、本発明によれば、電源投入直後などの場合
に、トランジスタのしきい値電圧以下の電圧状態で論理
回路が正常に動作できない状況下にあっても、出力端子
に接続された各トランジスタをＯＦＦさせ、出力端子を
確実にハイ・インピーダンス状態に保持することができ
る。As described above, in the output buffer circuit of the present invention, in a CMOS type three-state logic circuit, the source of the p-channel MOS transistor and the n-channel MOS transistor connected to the output terminal,
Since a capacitor is connected between the gates, according to the present invention, the source and the gate of each transistor can be short-circuited when the power supply voltage changes.
Therefore, according to the present invention, each transistor connected to the output terminal can be connected immediately after power-on, for example, even when the logic circuit cannot operate normally under a voltage state lower than the threshold voltage of the transistor. By turning it off, the output terminal can be reliably maintained in a high impedance state.
【図１】本発明の一実施例を示す回路図。FIG. 1 is a circuit diagram showing one embodiment of the present invention.
【図２】従来例の回路図。FIG. 2 is a circuit diagram of a conventional example.
Claims (1)
が出力端子に接続されたｐチャネルＭＯＳトランジスタ
と、ソースが第２の電源に接続されドレインが出力端子
に接続されたｎチャネルＭＯＳトランジスタと、前記ｐ
チャネルＭＯＳトランジスタのソース、ゲート間に接続
された第１のコンデンサと、前記ｎチャネルＭＯＳトラ
ンジスタのソース、ゲート間に接続された第２のコンデ
ンサと、を具備し、入力された出力許可信号の値によ
り、データ出力状態とハイ・インピーダンス状態のいず
れかの状態に選択される出力バッファ回路。A p-channel MOS transistor having a source connected to the first power supply and a drain connected to the output terminal; an n-channel MOS transistor having a source connected to the second power supply and a drain connected to the output terminal. , The p
A first capacitor connected between the source and the gate of the channel MOS transistor, and a second capacitor connected between the source and the gate of the n-channel MOS transistor; The output buffer circuit selects one of a data output state and a high impedance state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355225A JP2697444B2 (en) | 1991-12-20 | 1991-12-20 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355225A JP2697444B2 (en) | 1991-12-20 | 1991-12-20 | Output buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175824A JPH05175824A (en) | 1993-07-13 |
| JP2697444B2 true JP2697444B2 (en) | 1998-01-14 |
Family
ID=18442686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355225A Expired - Fee Related JP2697444B2 (en) | 1991-12-20 | 1991-12-20 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697444B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5375383B2 (en) * | 2009-07-09 | 2013-12-25 | 富士通セミコンダクター株式会社 | Output buffer circuit |
-
1991
- 1991-12-20 JP JP3355225A patent/JP2697444B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175824A (en) | 1993-07-13 |
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