【発明の詳細な説明】
〔概要〕
本発明は半導体集積回路であって、ラッチ回路と該ラ
ッチ回路の入力ラインに並列的に接続されるパワーオン
・リセット回路を設けることにより、誤動作を防止し消
費電力を減少させる。
〔産業上の利用分野〕
本発明は半導体集積回路に関し、コンプリメンタリー
MOS構成の半導体集積回路に関する。
コンプリメンタリーMOS（CMOS）構成の半導体集積回
路は回路状態の反転時に貫通電流が流れるだけで、定常
状態ではほとんど電源電流が流れない。
しかし、CMOS回路では入力端子が開放されてフローテ
ィング状態になると入力レベルが不安定なため回路が誤
動作して反転しこのとき貫通電流が流れる。
従ってCMOS回路では入力端子がフローティング状態と
ならないようにする必要がある。
〔従来の技術〕
第７図（Ａ）〜（Ｄ）は従来のCMOS回路の各例の回路
図を示す。第７図（Ａ），（Ｂ）においてはCMOSのイン
バータ１に入力端子２と電源VDDとの間にプルアップ抵
抗3a,3bを設けている。プルアップ抵抗3bはMOS抵抗で構
成されている。このプルアップ抵抗3a,3bによって、入
力端子２は開放時にもＨレベルとされ、インバータ１の
誤動作を防止している。
また、第７図（Ｃ），（Ｄ）においては、入力端子と
電源VSS（グランド）との間プルダウン抵抗3c,3dが設け
られており、これによって入力端子２は開放時にもＬレ
ベルとされ、インバータ１の誤動作を防止している。
〔発明が解決しようとする問題点〕
ここで、入力端子２は第８図（Ａ）に示す信号が入来
したとき、プルアップ抵抗3aを有しないインバータ１に
おいては第８図（Ｂ）に示す如く反転時にのみ貫通電流
が流れるだけである。
しかし、第７図（Ａ）の如くプルアップ抵抗3aがある
と、第８図（Ｃ）に示す如く入力信号のＬレベル時に定
常的に電源電流が流れ消費電流が大である。また、入力
端子２がＬレベルからハイインピーダンス状態になると
入力端子２はプルアップ抵抗3aで充電されて所定時間後
にＨレベルとなり、インバータ１の出力は反転してしま
う。また、上記充電時には入力端子２のレベル上昇に時
間がかかり、この期間に誤動作が生じやすい。
更に、第７図（Ｅ）に示す如き回路においては、プル
アップ抵抗3bがあるために入力端子２にＬレベルを供給
した場合のCMOSのインバータ1,4のみの電源電流（スタ
ティック電流）を測定することができない。またインバ
ータ1,4夫々の出力端子A,5夫々とグランドとの間のリー
ク電流を測定することができない等の問題点があった。
〔問題点を解決するための手段〕
本発明の半導体集積回路は、CMOS構成のインバータ
と、
前記インバータの入力に接続される配線と、
前記配線に並列的に接続されてそのレベルを保持する
コンプリメンタリーMOS構成のラッチ回路と、
前記ラッチ回路にパワーオン・リセット信号を入力す
ることにより前記ラッチ回路の初期設定を行うパワーオ
ン・リセット回路とを有することを特徴とする。
〔作用〕
本発明において、ラッチ回路により入力信号が保持さ
れるのでラッチ回路後段の回路への入力信号の論理の状
態を安定させることができるので、ラッチ回路後段の回
路の誤動作を防止できる。また、ラッチ回路にはパワー
オンリセットがかけられるため、電源投入時のチップ全
体の論理状態を常に同一の状態にすることができるよう
にできるため、電源投入時のラッチ回路の出力が不定状
態となることを防止することができる。また、ラッチ回
路はCMOS構成であるので、消費電流が少なくて済み、ま
た、パワーオンリセット信号によりラッチ回路を対称な
回路構成とできるので、設定やウェハプロセスが簡単に
なる。
〔実施例〕
第１図乃至第４図夫々は本発明の半導体集積回路の各
実施例の回路構成図を示す。
第１図において、10は半導体集積回路の外部入力端子
である。この入力端子10にはＰチャンネルMOS（PMOS）
トランジスタ11a及びＮチャンネルMOS（NMOS）トランジ
スタ11bよりなるCMOSのインバータ11が接続されてお
り、インバータ11は出力端子12を介して半導体集積回路
の内部回路に接続されている。
また、外部入力端子10にはラッチ回路13Aが接続され
ている。ラッチ回路13Aは互いの入力端子と出力端子と
が接続されたインバータ14,15及びNMOSトランジスタ16
とより構成されており、インバータ14の入力端子は外部
入力端子10に接続され、インバータ14の出力端子はNMOS
トランジスタ16のドレインに接続され、NMOSトランジス
タ16のソースは接地され、ゲートはパワーオン・リセッ
ト回路17の端子に接続されている。
パワーオン・リセット回路17は例えば第５図に示す構
成である。第５図において、PMOSトランジスタ18は電源
VDDが第６図（Ａ）に示す如く立上がると導通して、コ
ンデンサ19を充電する。PMOSトランジスタ18とコンデン
サ19との接続点の電圧はこれらの時定数によって第６図
（Ｂ）に示す如く徐々に立上がる。この接続点にはシュ
ミットバッファ回路20が接続されており、このシュミッ
トバッファ回路20の出力する第６図（Ｃ）に示す信号が
Ｑ端子より出力される。
また、シュミットバッファ回路20の出力信号はインバ
ータ21に供給され、インバータ21が電源VDDの立上がり
後動作するためにインバータ21で第６図（Ｄ）に示すパ
ルス幅τのパルス信号が生成され、端子より出力され
る。
上記のパワーオン・リセット回路17の端子出力が第
１図のNMOSトランジスタ16のゲートに供給されるため、
ラッチ回路13Aのインバータ15の入力は電源投入後時間
τだけＬレベルとされ、外部入力端子10はＨレベルに保
持される。この後、ラッチ回路13Aは外部入力端子10に
入来する信号レベルを保持してインバータ11に供給す
る。
このようにラッチ回路13Aを設けているために、電源
投入後に外部入力端子10に信号が入来しなくても、この
入力端子10がフローティング状態となることがなくイン
バータ11が誤動作するおそれがない。また、入力端子10
がハイインピーダンス状態に変化しても、ラッチ回路13
Aによって入力端子10のレベルは直前のレベルが保持さ
れる。更にラッチ回路13AはCMOS構造の回路であるため
従来のプルアップ抵抗，プルダウン抵抗を設けたものの
ように電源電流が定常的に流れることがなく、消費電流
が小であり、スタティック電流及びリーク電流の測定が
可能である。
第２図において、ラッチ回路13Bはインバータ14,15と
PMOSトランジスタ30で構成されている。PMOSトランジス
タ30のソースは電源VDDに接続され、ゲートはパワーオ
ン・リセット回路17のＱ端子に接続されている。この場
合には、電源投入後パワーオン・リセット回路17のＱ端
子が時間τだけＬレベルであるため、この間にラッチ回
路13Bは外部入力端子10をＬレベルに保持する。
第３図において、ラッチ回路13Cはインバータ15とナ
ンド回路31とで構成されている。外部入力端子10にはイ
ンバータ15の出力端子及びナンド回路31の一方の入力端
子が接続され、ナンド回路31の他方の入力端子はパワー
オン・リセット回路17のＱ端子に接続されており、ナン
ド回路31の出力端子はインバータ15の入力端子に接続さ
れている。
ナンド回路31は電源投入後パワーオン・リセット回路
17のＱ端子がＬレベルのときＨレベル出力となり、ラッ
チ回路13Cは入力端子10をＬレベルに保持する。Ｑ端子
出力がＨレベルとなった後はナンド回路31は外部入力端
子10のレベルを反転してインバータ15に供給する。
第４図において、ラッチ回路13Dはインバータ14とノ
ア回路32とで構成されている。外部入力端子10にはイン
バータ14の入力端子及びノア回路32の出力端子が接続さ
れ、ノア回路32の一方の入力端子はパワーオン・リセッ
ト回路17の端子に接続されており、ノア回路32の他方
の入力端子はインバータ14の出力端子に接続されてい
る。
ノア回路32は電源投入後パワーオン・リセット回路17
の端子出力がＨレベルのときＬレベル出力となり、ラ
ッチ回路13Dは入力端子10をＬレベルに保持する。端
子出力がＬレベルとなった後はノア回路32はインバータ
14の出力レベルを反転して外部入力端子10に供給する。
上記の第２図乃至第４図の実施例において外部入力端
子10がフローティング状態となることがなく、消費電流
が少なく、誤動作のおそれがなく、かつスタティック電
流及びリーク電流の測定を行なうことができることは第
１図の回路とまったく同じである。
なお、ラッチ回路13A〜13Dは半導体集積回路の内部バ
ス又は外部出力端子に接続しても良く、上記実施例に限
定されない。
〔発明の効果〕
上述の如く、本発明の半導体集積回路によれば、消費
電流が少なくて済み、誤動作のおそれがなく、かつ、ス
タティック電流及びリーク電流の測定を行なうことがで
き、実用上きわめて有用である。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a semiconductor integrated circuit, in which a latch circuit and a power-on reset circuit connected in parallel to an input line of the latch circuit are provided to prevent malfunction. Reduce power consumption. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
The present invention relates to a semiconductor integrated circuit having a MOS configuration. In a semiconductor integrated circuit having a complementary MOS (CMOS) configuration, only a through current flows when the circuit state is inverted, and almost no power supply current flows in a steady state. However, in a CMOS circuit, when an input terminal is opened and a floating state is established, the input level is unstable, so that the circuit malfunctions and inverts, and a through current flows at this time. Therefore, in a CMOS circuit, it is necessary to prevent the input terminal from being in a floating state. [Prior Art] FIGS. 7A to 7D are circuit diagrams of respective examples of a conventional CMOS circuit. 7A and 7B, the CMOS inverter 1 is provided with pull-up resistors 3a and 3b between the input terminal 2 and the power supply VDD . The pull-up resistor 3b is composed of a MOS resistor. The pull-up resistors 3a and 3b keep the input terminal 2 at the H level even when the input terminal is open, thereby preventing the inverter 1 from malfunctioning. 7 (C) and 7 (D), pull-down resistors 3c and 3d are provided between the input terminal and the power supply V SS (ground), so that the input terminal 2 remains at the L level even when it is open. Thus, malfunction of the inverter 1 is prevented. [Problems to be Solved by the Invention] Here, when the signal shown in FIG. 8 (A) is input to the input terminal 2, the inverter 1 without the pull-up resistor 3a receives the signal shown in FIG. 8 (B). As shown, a through current only flows during the inversion. However, when the pull-up resistor 3a is provided as shown in FIG. 7A, the power supply current flows constantly when the input signal is at the L level as shown in FIG. 8C, and the consumption current is large. Further, when the input terminal 2 changes from the L level to the high impedance state, the input terminal 2 is charged by the pull-up resistor 3a, changes to the H level after a predetermined time, and the output of the inverter 1 is inverted. In addition, it takes time for the level of the input terminal 2 to rise during the charging, and a malfunction is likely to occur during this period. Further, in the circuit as shown in FIG. 7 (E), the power supply current (static current) of only the CMOS inverters 1 and 4 when the L level is supplied to the input terminal 2 is measured due to the presence of the pull-up resistor 3b. Can not do it. In addition, there is a problem that a leak current between the output terminals A and 5 of the inverters 1 and 4 and the ground cannot be measured. [Means for Solving the Problems] A semiconductor integrated circuit according to the present invention includes a CMOS-structured inverter, a wiring connected to an input of the inverter, and a complement connected in parallel to the wiring and holding the level. A latch circuit having a mental MOS configuration, and a power-on reset circuit that initializes the latch circuit by inputting a power-on reset signal to the latch circuit. [Operation] In the present invention, since the input signal is held by the latch circuit, the logic state of the input signal to the circuit subsequent to the latch circuit can be stabilized, so that malfunction of the circuit subsequent to the latch circuit can be prevented. In addition, since a power-on reset is applied to the latch circuit, the logic state of the entire chip at the time of power-on can be always set to the same state. Can be prevented. Further, since the latch circuit has a CMOS configuration, the current consumption can be reduced, and since the latch circuit can have a symmetrical circuit configuration by the power-on reset signal, the setting and the wafer process are simplified. [Embodiment] FIGS. 1 to 4 show circuit diagrams of respective embodiments of a semiconductor integrated circuit according to the present invention. In FIG. 1, reference numeral 10 denotes an external input terminal of the semiconductor integrated circuit. This input terminal 10 has a P-channel MOS (PMOS)
A CMOS inverter 11 including a transistor 11a and an N-channel MOS (NMOS) transistor 11b is connected. The inverter 11 is connected to an internal circuit of the semiconductor integrated circuit via an output terminal 12. The latch circuit 13A is connected to the external input terminal 10. The latch circuit 13A includes inverters 14, 15 and an NMOS transistor 16 whose input terminals and output terminals are connected to each other.
The input terminal of the inverter 14 is connected to the external input terminal 10, and the output terminal of the inverter 14 is an NMOS.
The drain of the transistor 16 is connected, the source of the NMOS transistor 16 is grounded, and the gate is connected to the terminal of the power-on reset circuit 17. The power-on reset circuit 17 has, for example, the configuration shown in FIG. In FIG. 5, the PMOS transistor 18 is a power supply.
When V DD rises as shown in FIG. 6 (A), it conducts and charges the capacitor 19. The voltage at the connection point between the PMOS transistor 18 and the capacitor 19 gradually rises due to these time constants as shown in FIG. 6 (B). A Schmitt buffer circuit 20 is connected to this connection point, and the signal shown in FIG. 6 (C) output from this Schmitt buffer circuit 20 is output from the Q terminal. The output signal of the Schmitt buffer circuit 20 is supplied to the inverter 21, a pulse signal having a pulse width τ as shown in FIG. 6 by the inverter 21 (D) for the inverter 21 is operated after the rise of the power supply V DD is generated, Output from terminal. Since the terminal output of the power-on reset circuit 17 is supplied to the gate of the NMOS transistor 16 in FIG.
The input of the inverter 15 of the latch circuit 13A is set to the L level for a time τ after the power is turned on, and the external input terminal 10 is held at the H level. Thereafter, the latch circuit 13A holds the signal level coming into the external input terminal 10 and supplies it to the inverter 11. Since the latch circuit 13A is provided in this manner, even if no signal enters the external input terminal 10 after the power is turned on, the input terminal 10 does not enter a floating state and the inverter 11 does not malfunction. . Also, input terminal 10
Changes to the high impedance state, the latch circuit 13
A keeps the level of the input terminal 10 at the level immediately before. Furthermore, since the latch circuit 13A is a circuit having a CMOS structure, the power supply current does not flow constantly as in the conventional circuit provided with a pull-up resistor and a pull-down resistor. Measurement is possible. In FIG. 2, a latch circuit 13B is connected to inverters 14 and 15,
It comprises a PMOS transistor 30. The source of the PMOS transistor 30 is connected to the power supply VDD , and the gate is connected to the Q terminal of the power-on reset circuit 17. In this case, since the Q terminal of the power-on reset circuit 17 is at the L level for the time τ after the power is turned on, the latch circuit 13B holds the external input terminal 10 at the L level during this time. In FIG. 3, the latch circuit 13C includes an inverter 15 and a NAND circuit 31. The external input terminal 10 is connected to the output terminal of the inverter 15 and one input terminal of the NAND circuit 31, and the other input terminal of the NAND circuit 31 is connected to the Q terminal of the power-on reset circuit 17. The output terminal of 31 is connected to the input terminal of inverter 15. The NAND circuit 31 is a power-on reset circuit after power-on
When the Q terminal of 17 is at L level, the output becomes H level, and the latch circuit 13C holds the input terminal 10 at L level. After the Q terminal output becomes H level, the NAND circuit 31 inverts the level of the external input terminal 10 and supplies it to the inverter 15. In FIG. 4, the latch circuit 13D includes an inverter 14 and a NOR circuit 32. The external input terminal 10 is connected to the input terminal of the inverter 14 and the output terminal of the NOR circuit 32, and one input terminal of the NOR circuit 32 is connected to the terminal of the power-on reset circuit 17, and the other of the NOR circuit 32 Are connected to the output terminal of the inverter 14. The NOR circuit 32 is a power-on reset circuit 17 after power-on.
When the terminal output is at H level, the output becomes L level, and the latch circuit 13D holds the input terminal 10 at L level. After the terminal output becomes L level, the NOR circuit 32 becomes an inverter
The output level of 14 is inverted and supplied to the external input terminal 10. In the embodiment shown in FIGS. 2 to 4, the external input terminal 10 does not enter a floating state, the current consumption is small, there is no possibility of malfunction, and the static current and the leak current can be measured. Is exactly the same as the circuit of FIG. Note that the latch circuits 13A to 13D may be connected to an internal bus or an external output terminal of the semiconductor integrated circuit, and are not limited to the above embodiment. [Effects of the Invention] As described above, according to the semiconductor integrated circuit of the present invention, current consumption is small, there is no possibility of malfunction, and static current and leak current can be measured. Useful.
【図面の簡単な説明】
第１図乃至第４図は本発明回路の各実施例の回路構成
図、
第５図はパワーオン・リセット回路の一実施例の回路
図、
第６図はパワーオン・リセット回路の信号タイムチャー
ト、
第７図は従来回路の各例の回路図、
第８図は従来回路の電源電流を説明するための図であ
る。
図面中、
10は外部入力端子、
11,14,15,21はインバータ、
13A〜13Dはラッチ回路、
16,18,30はトランジスタ、
17はパワーオン・リセット回路、
20はシュミットバッファ回路、
31はナンド回路、
32はノア回路である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 to FIG. 4 are circuit diagrams of embodiments of the circuit of the present invention, FIG. 5 is a circuit diagram of an embodiment of a power-on reset circuit, FIG. -Signal timing chart of reset circuit, Fig. 7 is a circuit diagram of each example of the conventional circuit, and Fig. 8 is a diagram for explaining power supply current of the conventional circuit. In the drawing, 10 is an external input terminal, 11, 14, 15, and 21 are inverters, 13A to 13D are latch circuits, 16, 18, and 30 are transistors, 17 is a power-on reset circuit, 20 is a Schmitt buffer circuit, and 31 is a Schmitt buffer circuit. A NAND circuit and 32 is a NOR circuit.
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フロントページの続き
(72)発明者 石黒 正人
川崎市中原区上小田中1015番地 富士通
株式会社内
(72)発明者 酒井 康志
春日井市高蔵寺町２丁目1844番２ 富士
通ヴィエルエスアイ株式会社内
(72)発明者 井上 克哉
宮城県柴田郡村田町大字村田字西ケ丘１
番地の１ 株式会社富士通宮城エレクト
ロニクス内
(56)参考文献 特開 昭53−149755（ＪＰ，Ａ)
特開 昭55−31374（ＪＰ，Ａ)
特開 昭56−77991（ＪＰ，Ａ)
特開 昭50−28742（ＪＰ，Ａ)
特開 昭58−177599（ＪＰ，Ａ)
特開 昭59−188227（ＪＰ，Ａ)
特開 昭62−95019（ＪＰ，Ａ)
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Continuation of front page
(72) Inventor Masato Ishiguro
Fujitsu, 1015 Ueodanaka, Nakahara-ku, Kawasaki-shi
Inside the corporation
(72) Inventor Yasushi Sakai
Fuji, 2-184-2 Kozoji-cho, Kasugai-shi
Via Viel S.I.
(72) Inventor Katsuya Inoue
1 Nishigaoka, Murata-cho, Murata-cho, Shibata-gun, Miyagi
No. 1 Fujitsu Miyagi Elect Co., Ltd.
In Ronix
(56) References JP-A-53-149755 (JP, A)
JP-A-55-31374 (JP, A)
JP-A-56-77991 (JP, A)
JP-A-50-28742 (JP, A)
JP-A-58-177599 (JP, A)
JP-A-59-188227 (JP, A)
JP-A-62-95019 (JP, A)