KR100236722B1

KR100236722B1 - N-bit zero detecting circuit

Info

Publication number: KR100236722B1
Application number: KR1019970004705A
Authority: KR
Inventors: 이충희
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 2000-01-15
Also published as: KR19980068206A

Abstract

본 발명은 n비트 제로 검출 회로에 관한 것으로, 각각의 온ㆍ오프 제어 단자에 n개의 비트 신호가 일대일 대응하여 입력되고, 그 일단으로 전원 전압이 인가되는 직렬 연결된 n개의 제1스위칭 소자군(群)과; 상기 n개의 스위칭 소자군의 타단과 접지 단자 사이에 연결되며, 온ㆍ오프 제어 단자에는 리스트 신호가 입력되는 제2스위칭 소자와; 상기 제1스위칭 소자와 상기 제2스위칭 소자가 연결되어 이루어진 노드에 연결되며, 그 출력단으로 상기 n개의 비트 신호의 제로 검출 결과를 출력하는 래치 회로를 포함하여 이루어져서, 적은 수의 스위칭 소자로 구현함으로써 회로의 레이아웃 면적과 소비 전력을 크게 감소시키는 효과를 제공한다.The present invention relates to an n-bit zero detection circuit, in which a group of n first switching elements connected in series in which n bit signals are input to each on / off control terminal in a one-to-one correspondence and a power supply voltage is applied to one end thereof. )and; A second switching element connected between the other end of the n switching element group and a ground terminal, and a list signal input to an on / off control terminal; And a latch circuit connected to a node formed by connecting the first switching element and the second switching element, and outputting a zero detection result of the n bit signals to an output terminal thereof. It provides the effect of greatly reducing the layout area and power consumption of the circuit.

Description

n-bit zero detection circuit

본 발명은 n비트 제로 검출 회로에 관한 것으로, 특히 적은 수의 스위칭 소자로 구현이 가능한 n비트 제로 검출 회로에 관한 것이다.The present invention relates to an n-bit zero detection circuit, and more particularly to an n-bit zero detection circuit that can be implemented with a small number of switching elements.

n비트 제로 검출 회로는 n개의 비트로 이루어진 디지탈 신호를 입력으로 받아 입력된 비트 신호의 2진 논리값이 모두 “0”일 때 소정의 신호를 출력하는 회로이다.The n-bit zero detection circuit is a circuit that receives a digital signal consisting of n bits and outputs a predetermined signal when all binary logic values of the input bit signal are "0".

이와 같은 종래의 n비트 제로 검출 회로를 제1도를 참조하여 설명하면 다음과 같다.The conventional n-bit zero detection circuit will be described with reference to FIG. 1 as follows.

제1도는 종래의 4비트 제로 검출 회로를 나타낸 회로도이다.1 is a circuit diagram showing a conventional 4-bit zero detection circuit.

제1도에 나타낸 바와 같이, “0”과 “1”로 대표되는 2진 논리값을 갖도록 이루어진 4비트의 디지탈 신호(IN1~IN4)가 두개의 NOR 게이트(N1)(N2)에 각각 입력된다.As shown in FIG. 1, 4-bit digital signals IN1 to IN4 configured to have binary logic values represented by "0" and "1" are respectively input to two NOR gates N1 and N2. .

각각의 NOR 게이트(N1)(N2)에서는 입력된 4비트 신호의 논리합 연산의 결과의 반전된 논리값이 출력되어 AND 게이트(A)에 각각 입력된다.In each of the NOR gates N1 and N2, an inverted logic value of the result of the OR operation of the input 4-bit signal is output and input to the AND gate A, respectively.

AND 게이트(A)에서는 입력된 두 신호의 논리곱 연산 결과를 출력한다.The AND gate A outputs the result of the AND operation of the two input signals.

이와 같은 종래의 4비트 제로 검출 회로에 입력되는 4비트 신호 가운데 논리값이 “1”의 비트가 적어도 하나 존재한다면 각각의 NOR 게이트(N1)(N2)의 출력 신호는 모두 논리값 “0”이 된다.If at least one bit of “1” is present in the 4-bit signal inputted to the conventional 4-bit zero detection circuit, the output signals of the respective NOR gates N1 and N2 are all set to “0”. do.

따라서 두개의 NOR 게이트(N1)(N2)에서 출력되는 논리값 “0”의 신호를 입력으로 받은 AND 게이트(A)에서는 논리값 “0”의 신호가 출력되는 것이다.Therefore, the signal of logic value "0" is output from the AND gate A which receives the signal of logic value "0" output from two NOR gates N1 and N2.

만약 두개의 NOR 게이트(N1)(N2)에 입력되는 4비트 신호의 논리값이 모두 “0”일 때에는 각각의 NOR 게이트(N1)(N2)에서 출력되는 신호는 모두 논리값 “1”이 된다.If the logic values of the 4-bit signals input to the two NOR gates N1 and N2 are all "0", the signals output from the respective NOR gates N1 and N2 are all "1". .

이와 같은 두개의 논리값 “1”의 신호를 입력으로 받은 AND 게이트(A)에서는 논리값 “1”의 신호가 출력되는 것이다.The signal of logic value "1" is output from the AND gate A which receives two signals of logic value "1" as input.

즉, 두개의 NOR 게이트(N1)(N2)에 입력되는 4비트 신호가 모두 논리값 “0”인 경우에만 AND 게이트(A)에서 논리값 “1”의 신호를 출력하고, 그 밖의 경우에는 논리값 “0”의 신호를 출력함으로써 입력된 4비트 신호가 모두 논리값 “0”인 경우를 검출할 수 있는 것이다.In other words, the AND gate A outputs the signal of the logic value “1” only when the 4-bit signals input to the two NOR gates N1 and N2 are all the logic value “0”. By outputting the signal of value "0", it is possible to detect the case where all of the input 4-bit signals are the logic value "0".

상술한 4비트 제로 검출 회로는 입력되는 신호의 비트 수를 증가시킴으로써 더 많은 수의 비트 신호 제로 검출이 가능하다.The four-bit zero detection circuit described above enables a larger number of bit signal zero detections by increasing the number of bits of the input signal.

그러나 이와 같은 종래의 n비트 제로 검출 회로를 구현함에 있어서 매우 많은 수의 논리 게이트가 필요하다.However, implementing a conventional n-bit zero detection circuit requires a very large number of logic gates.

일반적으로 MOS 트랜지스터를 이용하여 논리 게이트를 구현함에 있어서, 기본적인 2입력 NOR 게이트 하나를 구현하기 위해서는 적어도 세개의 NMOS 트랜지스터가 요구되며, CMOS 트랜지스터를 사용하는 경우에는 각각 두개씩의 PMOS 트랜지스터와 NMOS 트랜지스터가 필요하여 모두 네개의 트랜지스터가 요구된다.In general, in implementing a logic gate using a MOS transistor, at least three NMOS transistors are required to implement a basic two-input NOR gate, and two PMOS transistors and two NMOS transistors are required when using a CMOS transistor. Thus, all four transistors are required.

AND 게이트의 경우에는 NAND 게이트의 출력 신호를 인버터로 반전시켜서 구현하기 때문에 상술한 NOR 게이트의 경우보다 더 많은 트랜지스터가 요구된다.In the case of the AND gate, since the output signal of the NAND gate is inverted by an inverter, more transistors are required than in the case of the NOR gate described above.

이와 같은 NOR 게이트 또는 AND 게이트의 입력 신호의 수를 하나 증가시킬 때마다 NOR 게이트의 경우에는 하나 내지는 두개의 트랜지스터가 추가되어야 하며, AND 게이트의 경우에는 세 개 내지는 네 개의 트랜지스터가 추가되어야 하므로, 이에 따른 회로의 레이아웃 면적과 소비 전력이 크게 증가하는 문제가 있다.Whenever the number of input signals of the NOR gate or the AND gate is increased by one, one or two transistors should be added in the case of the NOR gate, and three or four transistors should be added in the case of the AND gate. There is a problem in that the layout area and power consumption of the circuit greatly increase.

따라서 본 발명은 적은 수의 스위칭 소자로 구현함으로써 회로의 레이아웃 면적과 소비 전력을 크게 감소시킬 수 있는 n비트 제로 검출 회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an n-bit zero detection circuit capable of greatly reducing the layout area and power consumption of a circuit by implementing the same number of switching elements.

제1도는 종래의 4비트 제로 검출 회로를 나타낸 회로도.1 is a circuit diagram showing a conventional 4-bit zero detection circuit.

제2도는 본 발명의 4비트 제로 검출 회로를 나타낸 도면으로 (a)는 회로도이며, (b)는 블록도.2 is a diagram illustrating a 4-bit zero detection circuit of the present invention, where (a) is a circuit diagram and (b) is a block diagram.

제3도는 본 발명의 4비트 제로 검출 회로의 검출 비트 확장 예를 나타낸 블록도.3 is a block diagram showing an example of extended detection bits of a 4-bit zero detection circuit of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

N1~N3 : NOR 게이트 A : AND 게이트N1 ~ N3: NOR gate A: AND gate

IN1~IN8 : 입력 비트 Q1~Q4 : PMOS 트랜지스터IN1 to IN8: Input bits Q1 to Q4: PMOS transistor

Q5 : NMOS 트랜지스터 10~12 : 4비트 제로 검출 회로Q5: NMOS transistor 10 ~ 12: 4-bit zero detection circuit

이와 같은 목적의 본 발명은 각각의 온ㆍ오프 제어 단자에 n개의 비트 신호가 일대일 대응하여 입력되고, 그 일단으로 전원 전압이 인가되는 직렬 연결된 n개의 제1스위칭 소자군(群)과, 상기 n개의 스위칭 소자군의 타단과 접지 단자 사이에 연결되며, 온ㆍ오프 제어 단자에는 리세트 신호가 입력되는 제2스위칭 소자와, 상기 제1스위칭 소자와 상기 제2스위칭 소자가 연결되어 이루어진 노드에 연결되며, 그 출력단으로 상기 n개의 비트 신호의 제로 검출 결과를 출력하는 래치 회로를 포함하여 이루어진다.According to the present invention for this purpose, a group of n first switching elements connected in series in which n bit signals are input to each on / off control terminal in a one-to-one correspondence and a power supply voltage is applied to one end thereof, and n It is connected between the other end of the group of switching elements and the ground terminal, the on / off control terminal is connected to a node which is connected to the second switching element to which the reset signal is input, the first switching element and the second switching element is connected And a latch circuit for outputting zero detection results of the n bit signals to an output terminal thereof.

이와 같이 이루어진 본 발명의 일실시예를 제2도를 참조하여 설명하면 다음과 같다.When explaining an embodiment of the present invention made as described above with reference to FIG.

제2도는 본 발명의 4비트 제로 검출 회로를 나타낸 도면으로 (a)는 회로도이며, (b)는 블록도이다.2 is a diagram showing a 4-bit zero detection circuit of the present invention, where (a) is a circuit diagram and (b) is a block diagram.

제2a도에 나타낸 바와 같이 네 개의 PMOS 트랜지스터(Q1~Q4)가 직렬 연결되며, 소스 단자에 전원 전압(VDD)이 공급되는 PMOS 트랜지스터(Q1)의 게이트 단자에는 입력 데이터의 첫 번째 비트가 입력되며, PMOS 트랜지스터(Q2)의 게이트 단자에는 두 번째 비트가 입력되고, PMOS 트랜지스터(Q3)의 게이트 단자에는 세 번째 비트가 입력되며, PMOS 트랜지스터(Q4)의 게이트 단자에는 네 번째 비트가 입력된다.As shown in FIG. 2A, four PMOS transistors Q1 to Q4 are connected in series, and the first bit of input data is input to the gate terminal of the PMOS transistor Q1 to which the power supply voltage VDD is supplied to the source terminal. The second bit is input to the gate terminal of the PMOS transistor Q2, the third bit is input to the gate terminal of the PMOS transistor Q3, and the fourth bit is input to the gate terminal of the PMOS transistor Q4.

NMOS 트랜지스터(Q5)의 드레인 단자는 PMOS 트랜지스터(Q4)의 드레인 단자와 연결되고, 소스 단자는 접지되며, 게이트 단자에는 리세트 신호(RESET)가 입력된다.The drain terminal of the NMOS transistor Q5 is connected to the drain terminal of the PMOS transistor Q4, the source terminal is grounded, and the reset signal RESET is input to the gate terminal.

상술한 PMOS 트랜지스터(Q4)의 드레인 단자와 NMOS 트랜지스터(Q5)의 드레인 단자가 연결되어 이루어진 노드(N)에는 래치 회로(L)가 연결되어 PMOS 트랜지스터(Q1~Q4)를 통하여 전달되는 논리값 “1”의 전원 전압(VDD) 또는 NMOS 트랜지스터(Q5)를 통하여 전달되는 논리값 “0”의 접지 전압(GND)이 저장된다.The logic value transferred through the PMOS transistors Q1 to Q4 is connected to the latch circuit L by a node N formed by connecting the drain terminal of the PMOS transistor Q4 and the drain terminal of the NMOS transistor Q5. The ground voltage GND of the logic value “0” transmitted through the power supply voltage VDD of 1 ”or the NMOS transistor Q5 is stored.

상술한 래치의 구성은 노드(N)의 신호가 인버터(INV1)에 의하여 반전 출력되며, 이와 같은 인버터(INV1)의 출력 신호(OUT)는 또 다른 인버터(INV2)에 의하여 재 반전되어 인버터(INV1)의 입력단으로 피드백된다.In the above configuration of the latch, the signal of the node N is inverted and output by the inverter INV1, and the output signal OUT of the inverter INV1 is inverted again by another inverter INV2 and the inverter INV1. Is fed back to the input stage.

이와 같이 구성된 본 발명의 4비트 제로 검출 회로의 동작 및 작용을 설명하면 다음과 같다.The operation and operation of the 4-bit zero detection circuit of the present invention configured as described above are as follows.

먼저 입력 데이터를 구성하는 비트 가운데 논리값 “1”인 비트를 적어도 하나 포함하는 경우를 예로 들어 설명한다.First, a case in which at least one bit having a logic value “1” is included among bits constituting the input data will be described as an example.

순간 펄스 신호를 리세트 신호(RESET)로서 입력하여 NMOS 트랜지스터(Q5)를 비교적 짧은 시간 동안 턴 온시켜서 논리값 “0”의 접지 전압(GND)이 래치 회로(L)에 입력되도록 한다.The instantaneous pulse signal is input as the reset signal RESET to turn on the NMOS transistor Q5 for a relatively short time so that the ground voltage GND of the logic value "0" is input to the latch circuit L.

다음으로 논리값 “0100”의 데이터가 PMOS 트랜지스터(Q1~Q4)에 차례로 입력되도록 하면, 게이트 단자에 논리값 “0”의 비트가 입력되는 세 개의 PMOS 트랜지스터(Q1)(Q3)(Q4)는 턴 온되며, 게이트 단자에 논리값 “1”의 비트가 입력되는 PMOS 트랜지스터(Q2)는 턴 오프된다.Next, when data having a logic value of "0100" is sequentially input to the PMOS transistors Q1 to Q4, three PMOS transistors Q1 (Q3) and Q4 having a bit of a logic value of "0" are input to the gate terminal. The PMOS transistor Q2 is turned on and the bit of the logic value “1” is input to the gate terminal.

따라서 턴 오프되는 PMOS 트랜지스터(Q2)로 인하여 전원 전압(VDD)은 노드(N)에 아무런 영향을 주지 못하여 래치 회로(L)의 출력 신호는 계속 논리값 “0”을 유지한다.Therefore, due to the PMOS transistor Q2 turned off, the power supply voltage VDD has no influence on the node N, and the output signal of the latch circuit L maintains the logic value “0”.

이와는 다르게, 논리값 “0000”의 데이터 즉 모든 비트가 논리값 “0”인 데이타가 PMOS 트랜지스터(Q1~Q4)에 입력되도록 하면, 각각의 PMOS 트랜지스터(Q1~Q4)가 모두 턴 온된다.Differently from this, when the data of the logic value "0000", that is, the data of which all the bits are the logic value "0", is input to the PMOS transistors Q1 to Q4, all of the respective PMOS transistors Q1 to Q4 are turned on.

따라서 전원 전압(VDD)이 턴 온된 PMOS 트랜지스터(Q1~Q4)를 통하여 노드(N)에 전달됨으로써, 래치 회로(L)에는 논리값 “1”이 저장된다.Therefore, since the power supply voltage VDD is transmitted to the node N through the turned-on PMOS transistors Q1 to Q4, the logic value “1” is stored in the latch circuit L. FIG.

이와 같이 모든 비트의 논리값이 “0”인 데이터의 제로 검출이 실시된 후에는 NMOS 트랜지스터(Q5)의 게이트 단자에 리세트 신호(RESET)를 입력하여 NMOS 트랜지스터(Q5)를 순간 턴 온시켜서 래치 회로(L)에 저장된 데이터를 논리값을 “0”으로 리세트 시킴으로써 데이터 입력 대기 모드로 만든다.After zero detection of data having a logic value of “0” is performed in this manner, the reset signal RESET is input to the gate terminal of the NMOS transistor Q5, and the NMOS transistor Q5 is turned on momentarily to latch. The data stored in the circuit L is reset to a logic value of "0" to make the data input standby mode.

즉, 상술한 본 발명의 4비트 제로 검출 회로는 입력되는 데이터의 비트 가운데 논리값 “1”의 비트가 적어도 하나 포함되어 있는 경우에는 논리값 “0”의 신호가 래치 회로(L)에 저장되고, 모든 비트가 논리값 “0”인 경우에는 논리값 “1”의 신호가 래치회로(A)에 저장된다. 상기 래치 회로(A)에 저장된 데이터는 인버터로 이루어진 래치 회로의 특성상 그 값이 반전되어 출력(OUT)된다.That is, in the above-described four-bit zero detection circuit of the present invention, when at least one bit of logic value "1" is included among the bits of the input data, the signal of logic value "0" is stored in the latch circuit L. When all bits are the logic value "0", the signal of the logic value "1" is stored in the latch circuit (A). The data stored in the latch circuit A is inverted and outputted due to the characteristics of the latch circuit formed of the inverter.

또 회로 구현에 필요한 트랜지스터의 수에 있어서 전술한 종래의 4비트 제로 검출 회로와 상술한 본 발명의 4비트 제로 검출 회로를 비교하면 다음과 같다.In comparison with the number of transistors required for the circuit implementation, the conventional 4-bit zero detection circuit described above and the 4-bit zero detection circuit of the present invention described above are as follows.

즉, 종래의 4비트 제로 검출 회로를 일반적인 MOS 트랜지스터로 구현한다고 하면 모두 22개 정도의 트랜지스터가 요구되지만, 본 발명의 4비트 제로 검출 회로는 래치 회로를 고려한다고 해도 모두 아홉개의 PMOS 트랜지스터만으로도 구현이 가능한 것이다.In other words, if the conventional 4-bit zero detection circuit is implemented with a general MOS transistor, about 22 transistors are required. However, even if the latch circuit is considered, only four PMOS transistors can be implemented. It is possible.

이와 같은 본 발명의 4비트 제로 검출 회로의 또 다른 실시예를 제3도에 나타내었다.Another embodiment of such a 4-bit zero detection circuit of the present invention is shown in FIG.

제3도는 본 발명의 4비트 제로 검출 회로의 검출 비트 확장 예를 나타낸 블록도이다.3 is a block diagram showing an example of extended detection bits of a 4-bit zero detection circuit of the present invention.

제3도에 나타낸 바와 같이 상술한 본 발명의 일실시예에서 구현한 4비트 제로 검출 회로를 두 개 구비하고, 각각의 4비트 검출 회로(11)(12)의 출력 신호(OUT1)(OUT2)를 NOR 게이트(N3)를 통하여 NOR 연산을 실시함으로써, 8비트로 이루어진 데이터의 제로 검출이 가능한 것이며, 이와 같은 검출 비트의 확장은 8비트 이상도 가능하다.As shown in FIG. 3, two 4-bit zero detection circuits implemented in the above-described embodiment of the present invention are provided, and output signals OUT1 and OUT2 of the respective 4-bit detection circuits 11 and 12 are provided. By performing the NOR operation through the NOR gate N3, zero detection of data consisting of 8 bits is possible, and the extension of the detection bit can be 8 bits or more.

따라서 본 발명은 적은 수의 스위칭 소자로 N비트 제로 검출 회로를 구현함으로써 회로의 레이아웃 면적과 소비 전력을 크게 감소시킬 수 있는 효과가 있다.Therefore, the present invention has the effect of greatly reducing the layout area and power consumption of the circuit by implementing the N-bit zero detection circuit with a small number of switching elements.

Claims

An n-bit zero detection circuit which receives n bit signals having a binary logic value as an input and detects that all of the binary logic values of the bit signal are "0". A group of n PMOS transistors connected in series so that one bit signal is input in a one-to-one correspondence and a power supply voltage is applied to one end thereof; An NMOS transistor connected between the other ends of the n PMOS transistor groups and a ground terminal, the reset signal being input to a gate terminal; And a latch circuit connected to a node to which the PMOS transistor group and the NMOS transistor are connected, and outputting a zero detection result of the n bit signals to an output terminal thereof.

According to claim 1, wherein the latch circuit has a structure in which the input and output terminals of the two inverters are fed back to each other, the signal of the node is input to the input terminal of the first inverter, the output signal of the first inverter is a second inverter And an output signal of the second inverter is input to the first inverter, and outputs a zero detection result of the n bit signals to an output terminal of the first inverter.