KR20010113821A - 디스크 드라이브 구동기용 조절 고성능 하드웨어 제어기 - Google Patents

디스크 드라이브 구동기용 조절 고성능 하드웨어 제어기 Download PDF

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KR20010113821A
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  • Moving Of Head For Track Selection And Changing (AREA)

Abstract

본 발명은 디스크 드라이브(100)의 서보 제어를 제공하는 장치 및 방법에 관한 것이다. 구동기(110)는 디스크(108)의 대응하는 어레이에 인접한 헤드(118)의 어레이를 지원한다. 음성 코일 모터, VCM(124)은 대강 구동기 위치 제어를 제공하고, 마이크로구동기, MA(125)는 세밀한 위치 제어를 제공한다. 고성능 하드웨어 입력/출력 제어기로서 특성화되는 서보 엔진(154)은 선택된 헤드가 대응하는 디스크 표면상에 원하는 트랙을 수반하도록 하기 위해 각각의 VCM, MA에 대한 제어 신호 Y1(k) 및 Y2(k)를 생성한다. 상기 서보 엔진은 각각의 헤드/디스크 조합에 대해 조절된 계수들을 이용하고, 상기 계수들은 각 헤드(216)에 대한 출력 응답을 획득하고, 각 헤드(218)에 대한 출력 응답에 관련된 계수들을 선택하고, 비휘발성 메모리(220)의 계수들을 저장함으로써 선택된다. 적절한 계수들은 그후에 각 헤드가 차례로(238) 선택될 때 서보 엔진의 휘발성 메모리(176, 194)로 로딩된다.

Description

디스크 드라이브 구동기용 조절 고성능 하드웨어 제어기{ADAPTIVE H-INFINITY HARDWARE CONTROLLER FOR DISC DRIVE ACTUATOR CONTROL}
디스크 드라이브는 현대 컴퓨터 시스템 및 네트워크상의 주요 데이터 저장 장치로서 사용된다. 종래의 디스크 드라이브는 상기 드라이브의 기계적 부분을 수용하는 헤드-디스크 어셈블리(HDA)및 HDA를 제어하는데 사용되는 전자 회로를 지원하도록 상기 HDA의 외부 표면상에 형성된 인쇄 회로 기판(PCB)을 포함한다.
종래의 HDA는 회전가능한 디스크 팩을 형성하기 위해 스핀들 모터의 회전 중심부에 실행기록되는 하나 이상의 고정 자기 저장 디스크 및 상기 디스크 표면상에 한정된 트랙에 인접한 헤드의 어레이를 지원하는 구동기 어셈블리를 포함한다. 음성 코일 모터(VCM)와 같은 구동기 모터는 구동기 어셈블리 및 디스크 표면을 가로질러 헤드들을 회전시킨다. PCB상의 제어 회로는 트랙과 호스트 컴퓨터간에 데이터를 전송하도록 헤드와 인터페이싱하는 기록/판독 채널 및 헤드 위치 제어를 제공하기 위해 VCM을 구동시키는 서보(servo) 제어 시스템을 포함한다.
데이터 저장 용량의 수준이 증가된 디스크 드라이브에 대한 계속된 요구로 인하여 디스크 드라이브 제조업자들은 각 디스크 표면상에 저장되는 데이터 비트의 밀도를 증가시키는 방법을 모색하게 되었다. 현재 생산되는 고성능 디스크 드라이브는 일반적으로 Gbits/cm2, 즉 평방 센티미터당 수 기가비트로 측정된 면적 비트 밀도를 달성한다. 더 높은 기록 밀도는 각 트랙을 따라 저장되는 비트의 수를 증가시킴으로써, 및/또는 각 디스크를 통해 유니트 폭당 트랙의 수를 증가시킴으로써 달성될 수 있다. 각 트랙을 따라 더 많은 비트들을 저장하기 위해 일반적으로 데이터가 대응하여 더 높은 주파수에서 기록되도록(그리고 후속적으로 판독되도록) 하기 위해 판독/기록 채널 전자공학의 개선이 요구된다. 더 높은 트랙 밀도를 제공하기 위해 일반적으로 헤드가 좀더 정확하게 디스크를 통해 놓여지도록 하는 서보 제어 시스템의 개선이 요구된다.
더 높은 트랙 밀도를 달성하기 위한 노력으로, 디스크 드라이브 제조업자들은 점차적으로 VCM에 의해 제공되는 대강의(1차적) 위치 조정위에 헤드의 미세한(2차적) 위치 조정을 제공하도록 구동기 어셈블리에 의해 일시정지된 2차 모터들인 소위 "마이크로구동기"를 형성하려고 한다. 다양한 마이크로구동기 구조는 최근에 기술분야에 제시되었는데 상기 구조는 Jurgenson 등이 특허받은 미국 특허 No. 5,657,188에 의해 개시된 유도 회전자/고정자 장치의 사용, Berman 등이 특허받은 미국 특허 No.6,002,549에 의해 개시된 압전 변환기의 사용 및 Budde 등이 특허받은 미국 특허 No.5,711,063에 개시된 마이크로전자 기계(MEM) 실행을 포함한다.
1차 및 2차 모터(또한 "이중-스테이지" 구동기)를 갖는 구동기 어셈블리의기본 동작 개념은 비교적 간단하다. 2차 모터가 하나의 특정 선택 트랙위의 헤드를 트랙 범위로부터 발생시키도록 동작한 후에, 1차 모터는 선택된 헤드를 주어진 트랙 범위내에서 발생시키도록 사용된다. 그러나, 1차 및 2차 모터에 대해 필요한 제어 신호를 제공하기 위한 서보 제어 전자공학의 실행은 다소 힘든 태스크임이 판명되었다.
현재에는, 하나의 제시된 해결책이 요청된 이중-스테이지 서보 제어를 수행하도록 확장 프로그래밍 알고리즘을 갖는 고성능 프로그램가능 장치(디지털 신호 처리기 또는 DSP)를 제공하는 것이다. 상기 방법은 예를 들어, Morris에게 특허된 미국 특허 No. 5,978,752에 의해 개시된다. 동작하는 동안, 비용 효율적인 방법의 고성능 단일 스테이지 및 이중 스테이지 구동기에 대해 실행될 수 있고 다른 설계 구성 및 다른 헤드/매체 조합에 쉽게 조절되는 견고하고 비용 효율적인 제어기 해결안이 지속적으로 요청되고 있다.
본 발명은 일반적으로 자기 데이터 저장 장치 분야에 관한 것이며, 더 구체적으로 회전가능한 디스크상의 선택된 트랙에 인접한 헤드를 유지하기 위해 디스크 드라이브 구동기에 제어 입력을 제공하는 고성능 제어기에 관한 것이다.
도 1은 본 발명의 바람직한 실시예에 따라 제어되는 이중 스테이지 구동기를 갖는 디스크 드라이브의 평면도이다.
도 2는 서보 제어 입력을 마이크로구동기(MA) 및 이중 스테이지 구동기의 음성 코일 모터(VCM)에 시험하는 하드웨어 서보 엔진을 포함하는, 도 1의 디스크 드라이브의 제어 회로의 기능적 블록선도이다.
도 3은 도 2의 서보 엔진의 각 입력 및 출력을 도시하는 간략화된 블록선도이다.
도 4는 본 발명의 바람직한 실시예에 따라 선택된 상태 행렬의 계수를 갖는 도 3의 서보 엔진의 동작을 제어하는 Ac, Bc, Cc 및 Dc 상태 행렬을 도시한다.
도 5 및 도 6은 도 3의 서보 엔진의 바람직한 구조를 도시하는 일반화된 개략도를 도시한다.
도 7은 바람직하게는 헤드당 기반으로 디스크 드라이브를 제조하는 동안 도 4의 상태 행렬에 대한 적절한 계수들을 선택하기 위해 본 발명의 바람직한 실시예에 따라 수행되는 단계들을 도시하는, SERVO ENGINE ADAPTATION 루틴에 대한 흐름도이다.
도 8은 본 발명의 바람직한 실시예에 따라 도 1의 디스크 드라이브의 동작동안 수행되는 단계들을 도시하는, DISC DRIVE OPERATION에 대한 흐름도이다.
도 9는 각 새로운 헤드가 차례로 선택될 때 상기 장치들로 계수들의 세트를 로딩하도록 요청되는 시간을 상당히 감소시키기 위해 도 5 및 도 6의 회로들에 도시도니 RAM 장치에 유용하게 사용되는 특정 목적 랜덤 액세스 메모리(RAM) 구조에 대한 기능적 블록선도이다.
본 발명은 디스크 드라이브 구동기 제어를 개선하는 장치 및 방법을 제공한다.
바람직한 실시예에 따라, 디스크 드라이브는 대응하는 수의 회전가능한 디스크 스택의 기록 표면에 인접한 판독/기록 헤드의 어레이를 지원하는 회전가능한 구동기를 제공받는다. 고속 하드웨어 회로로서 특성화되는 서보 엔진은 선택된 헤드가 대응하는 트랙을 따르도록 발생되는 트랙 수반 동작을 수행하도록 구동기에 대한 제어 입력을 발생시킨다.
상기 구동기는 단일 구동기 모터(음성 코일 모터, VCM과 같은)를 갖는 단일 스테이지 구동기로 특성화될 수 있거나 또는 선택적으로 각 헤드가 제어가능하게 이동하는 1차 구동기 모터(VCM) 및 2차 마이크로구동기의 어레이를 갖는 이중 스테이지 구동기로서 특성화될 수 있다. 모터에 대한 제어 입력은 상기 헤드에 대한 실제 위치 신호, 상기 헤드에 대한 원하는 위치 신호 및 각 헤드에 대해 개별적으로 결정되고 로딩되는 계수들의 고유한 세트 또는 테이블 룩업 값들과 관련하여 결정된다.
상기 계수들은 각 헤드에 대한 출력 응답을 획득하고, 각 헤드에 대한 출력 응답에 관련한 계수들을 선택하고 상기 디스크 드라이브의 비휘발성 메모리 위치에 계수들을 저장함으로써 선택된다. 계수들의 적정한 세트는 그후에 각 헤드가 차례로 통상의 드라이브 동작동안 선택될 때 하드웨어 제어기로 로딩된다.
계수들의 각 세트는 제어 입력 값들을 결정하는데 사용되는 상태 방정식에 대한 중간 계산 결과를 포함한다. 상기 방법에서, 하드웨어 제어기는 입력 워드들을 차례로 나열하고 상기 워드들을 적절한 계수들을 액세스하기 위한 주소로서 사용함으로써, 상기 다중 비트 입력(실제의 위치 및 원하는 위치) 워드의 길이에 대응하는 다수의 클록 사이클에 1차 및 2차 모터에 대한 제어 입력을 위한 해답을 효율적으로 얻는다. 상기 하드웨어 제어기는 부가로 트랙 수반 동작이 상기 디스크 드라이브의 프로그램가능 프로세서로부터 로딩되지 않도록 허용하며, 그로인해 디스크 드라이브 설계에 있어서 데이터 전송 동작 및 속도 제어 탐색 동작의 최상위 레벨 제어를 위해 단일 프로세서를 이용할 수 있다.
헤드에 의한 계수들의 여러 세트를 사용함으로써 하드웨어 제어기는 각 헤드/디스크 결합에 대해 조절될 수 있다. 즉, 각 새로운 헤드가 선택되면, 상기 새로운 헤드에 대해 적절한 테이블 룩업 값의 새로운 세트는 하드웨어 제어기로 로딩되고, 정확하고 적절한 제어를 제공한다. 게다가, 이중 상태 구동기는 본질적으로 복잡한 응답 특성을 가지며, 고성능 제어기 합성물을 사용함으로써 이중 스테이지 구동기 설계와 관련된 불확정성을 감소시키는 효율적인 방법을 제공한다.
서보 엔진은 상기 디스크 표면으로부터 서보 신호 재판독을 조건 설정하는데 사용된 복조(디모드) 회로와 같은, 상기 디스크 드라이브의 다른 관련 회로를 수용하는 응용 주문형 집적 회로(ASIC)로 유용하게 통합된다. 특정 목적 랜덤 액세스 메모리(RAM) 구조는 각 새로운 헤드가 차례로 선택될때의 계수의 각 세트를 로딩하는데 요구되는 시간을 상당히 감소시키는데 사용된다.
본 발명을 특성화하는 다른 특징부 및 장점들은 다음의 상세한 기술 및 관련 도면을 참조하여 명백해질 것이다.
도 1을 참조하면, 전산화된 데이터를 저장하는데 사용된 디스크 드라이브 (100)의 평면도가 도시된다. 상기 디스크 드라이브(100)는 상기 드라이브의 여러 기계적 부분을 수용하는 헤드 디스크 어셈블리(HDA)(101)를 포함한다. 인쇄 기판 회로(PCB, 도시되지 않음)는 HDA(101)의 동작을 제어하는데 사용되는 PCB 지원 전자 회로들을 갖는 디스크 드라이브(100)를 완성하기 위해 HDA(101)의 하부에 형성된다.
HDA(101)는 디스크 드라이브(100)에 대해 제어된 내부 환경을 갖는 내부를 형성하는데 협력하는 베이스 덱(102) 및 탑 커버(104)(부분 절단 형태로 도시됨)를 포함한다. 동작동안, 스핀들 모터(106)는 화살표(109)에 의해 표시된 각도 방향에서 다수의 축 할당 자기 기록 디스크(108)를 포함하는 디스크 팩(107)을 회전시킨다. 예를 들어, 디스크 드라이브(100)가 "3과 1/2인치, 낮은 프로파일" 형성 인자로서 산업분야에 공통적으로 지칭되는 것으로써, 15 cm(5.75 인치), 10 cm(4인치), 약 2.5 cm(1인치)의 전체 치수를 갖는것으로 고려된다. 디스크(108)는 각각 약 8.4 cm(3.3 인치)의 공칭 직경을 갖는다. 그러나, 이전의 치수는 단순히 도시의 목적으로 제공되는 것이며 청구된 발명의 범위가 상기 특정 치수를 갖는 디스크 드라이브에 한정되는 것은 아니다.
사용자 데이터는 디스크(108)에 인접한 베어링 축대 어셈블리(112)에 대해 회전하는 구동기(110)의 사용을 통해 디스크(108)상의 트랙(도시되지 않음)으로부터 기록되고 판독된다. 상기 구동기(110)는 유동 중지 어셈블리(116)(굴곡부)를 지원하는 다수의 고정 구동기 암(114)을 포함한다. 헤드(118)는 각 굴곡부(116)의 단부에서 지원된다. 상기 헤드(118)는 상기 디스크(108)가 사용 속도에서 회전되는 동안 디스크(108)위에 기체동역학적으로 지지되도록 구성된다.
구동기(110)는 "이중 스테이지" 구동기로서 특성화되고, 상기 구동기는 대강 위치 제어를 제공하는 1차 구동기 모터(음성 코일 모터(124)) 및 세밀한 위치 제어를 제공하는 2차 구동기 모터(마이크로구동기(125))의 어레이를 갖는다. 음성 코일 모터(VCM)(124)는 구동기 코일(126) 및 영구 자석(128)을 포함하는 자기 회로를 포함한다. 코일(126)에 대한 전류의 응용은 영구 자석(128)의 자기장과 상호작용하는 자기장을 생성하고, 그로인해 구동기(110)가 트랙의 특정 범위내에서 선택된 헤드를 발생시키도록 베어링 축대 어셈블리(112)에 대해 피벗(pivot)하게 된다.
각 마이크로구동기(MA)(125)는 압전 변환기(PZT) 전압의 응용에 응답하여 확장하고 수축하는 한쌍의 압전 변환기(129)를 포함하며, 그로인해 선택된 헤드(118)는 트랙 범위로부터 특정의 선택된 트랙위에 이동하도록 발생시킨다. VCM(124) 및 마이크로구동기(125)에 대한 제어 신호 및 헤드(118)에 대한 판독/기록 신호는 플렉스(flex) 회로 어셈블리(130)를 통해 구동기(110)와 디스크 드라이브 PCB사이에 통과된다.
상부 및 하부 마이크로구동기(125) 각각은 하나의 굴곡부(116)(그리고 하나의 헤드(118))를 지원하는 반면, 디스크 팩(107)내의 중간 마이크로구동기(125)는 두개의 굴곡부(116)(그리고 두개의 헤드(118))를 지원하는 것을 이해할 것이다. 단지 하나의 헤드(118)만이 한번에 선택될 것이고, 서보 제어 신호는 선택된 헤드에 대해 원하는 서보 제어를 수행하기 위해 VCM 및 적절한 마이크로구동기(125)에 대해 생성된다. 새로운 헤드에 대한 스위칭은 상기 새로운 헤드에 대해 적절한 다른 마이크로구동기(125)의 사용을 발생시킨다. 이중 스테이지 구동기(110)가 본 발명의 목적을 위해 제시되었지만, 본 발명은 단지 단일의 구동기 모터(124)를 갖는 단일 스테이지 구동기를 갖는 디스크 드라이브에 제한되지 않고 쉽게 사용될 수있다.
PCB의 회로는 상기 디스크 드라이브가 형성되는 호스트 컴퓨터(140)와 연관하여 도 1의 디스크 드라이브(100)의 기능적 블록선도를 제공하는 도 2를 참조하여 논의될 것이다. 디지털 신호 처리기(DSP)(142)로 특성화되는 프로그램가능한 처리 장치는 DSP 메모리(MEM)(144)에 저장된 프로그래밍 및 호스트 컴퓨터(140)로부터의 명령 입력들에 응답하여 디스크 드라이브의 상위 레벨 제어를 제공한다. 데이터는 인터페이스(I/F) 회로(146), 판독/기록 채널(148) 및 사전증폭기/구동기(프리앰프) (149)를 포함하는 통신 경로에 따라 호스트 컴퓨터(140)와 디스크(108)들간에 송신된다. 프리앰프(149)는 도 1에 도시된 바와 같이, 구동기(110)에 부가된다.
헤드 위치 제어는 복조기(디모드)(152), 하드웨어 기반 서보 제어기("서보 엔진")(154), 디지털 대 아날로그 변환기(DACs)(156)의 세트 및 모터 구동기 회로 (158)를 포함하는 폐루프 서보 회로(150)에 의해 제공된다. 복조기(152)는 상기 헤드(118)의 위치 표시를 제공하기 위해 디스크(108)로부터 변환되는 서보 데이터를 결정한다. 서보 엔진(154)은 모터 구동기(158)에 의한 용도를 위해 DAC(156)에 의해 변호나되는 명령 신호들을 생성한다.
하기에 더 상세히 논의되는 바와같이, 서보 엔진(154)은 선택된 헤드(118)가 대응하는 트랙에 수반하도록 하는 동작의 트랙 수반 모드동안 VCM(124) 및 MA(125)에 대한 적절한 명령 신호들을 생성하도록 동작하는 입력/출력 하드웨어 제어기이다. 상기 서보 엔진(154)은 바람직하게는 구동기 공진과 관련된 불확실성을 설명하기위해 고성능 합성 기술을 사용하여 설계된다. 서보 엔진(154)은 트랙 추적 제어 태스크가 DSP(142)로부터 오프로딩되도록 하며, DSP(142)는 자유롭게 탐색 동작(선택된 헤드가 속도 제어 기술을 사용하여 하나의 트랙으로부터 다음으로 이동되는 것)에 대해 사용되고 호스트 컴퓨터(140)에 데이터의 전송에 대한 상위 레벨 제어를 제공한다.
도 3은 두개의 1차적 디지털 입력(신호 경로(160)상의 U1(k) 및 신호 경로(162)상의 U2(k))을 수신하기 위한 서보 엔진(154)을 도시한다. U1(k) 입력은 복조기(152)에 의해 제공되고 (바람직하게는 위치 오류 신호(PES)로부터 유도된) 선택된 헤드(118)의 위치를 표시한다. U2(k) 입력은 DSP(142)에 의해 제공되고 상기 헤드의 원하는 위치를 표시한다.
상기 서보 엔진(154)은 두개의 1차적 디지털 출력(신호 경로(164)상의 Y1(k) 및 신호 경로(166)상의 Y2(k))을 제공하기 위해 상기 입력들을 처리한다. Y1(k) 출력은 VCM(124)에 대한 전류 명령 신호이며 구동기(110)에 대한 대강 위치 제어를 제공한다. Y2(k) 출력은 구동기(110)에 대해 세밀한 위치 제어를 제공하기 위해 MA(125)에 대한 PZT 전압이다. 상기 서보 엔진(154)은 다음의 공지된 상태-공간 방정식에 따라 Y1(k) 및 Y2(k) 출력을 생성한다.
X(k + 1) = Ac·X(k) + Bc·U(k)(1)
Y(k) = Cc·X(k) + Dc·U(k)(2)
k는 서보 샘플이고, X(k)는 제어기의 내부 상태이고, 상태 공간 행렬 Ac, Bc, Cc, Dc는 제어기의 전송 함수 특성을 정의한다. 상기 행렬은 도 4에 의해 도시된 바와 같은 일반 형태를 갖는다. 도 4의 행렬은 10번째 순서이며 각 상태를얻기 위해 필요한 계산의 수를 간략하게 하기 위해 양쪽대각선 형태로 배치되었다. 상기 행렬에 대한 계수들이 선택되고 로딩되는 특정 방법은 서보 엔진(154)의 구조 및 동작을 고찰한 후에, 도 5 및 6을 참조하여 논의될 것이다.
일반적으로, 상기 서보 엔진(154)은 다중 스테이지 입력/출력 제어기로서 동작한다. 중간 연산 동작의 결과는 저장되고 반복된 부가 및 시프팅 동작을 통해 후속의 출력 값을 획득하는데 사용된다. 이것은 상태 방정식(1), (2)가 회로의 다중기 필요없이 해결되도록 한다. 도 5는 식 (1)의 하드웨어 해결책을 제공하도록 동작하는 서보 엔진(154)의 X(k + 1) 모듈(168)의 개략적 블록선도를 제공한다. 총 열개 스테이지(170)가 각 X(k) 상태에 대해 해답을 찾도록 병렬오 제공된다. 상기 10개 스테이지(170)중 두개만이 도시된다. 나머지 스테이지는 유사한 방법으로 구성된다.
각 스테이지(170)는 U1(k) 및 U2(k) 입력의 분해능에 대응하는 (도시되지 않은 분리 클록으로부터의)다수의 클록 사이클의 대응하는 상태를 계산하도록 동작한다. U1(k) 및 U2(k) 입력은 32 비트 분해능을 갖는것으로 고려된다. 따라서, 32 클록 사이클의 종단에서, 스테이지(170)로부터의 출력은 내부 상태 벡터(X(k+1))를 포함한다.
한쌍의 32 비트 시프트 레지스터(172, 174)는 각각의 U1(k) 및 U2(k) 워드를 수신하고 직렬화(최하위 비트(LSB)로부터 최상위 비트(MSB)까지)한다. 각 스테이지(170)는 32x32 비트 랜덤 액세스 메모리(RAM)(176), 가산기(178), 래치 (180), 라운딩 로직(182), 포화 로직(184) 및 시프트 레지스터(186)를 포함한다. 최상위비트(MSB) 탐지기(185), 바람직하게는 32 비트 카운터는 레지스터(172, 174)를 통해 시프팅된 비트들을 추적하고 U1(k) 및 U2(k) 워드로부터의 MSB가 시프트 레지스터(172, 174)로부터 출력될 때 출력 라인(경로(187))을 토글(toggle)한다.
도 6은 상기의 식(2)의 하드웨어 해결책을 제공하도록 동작하는 서보 엔진(154)의 Y(k) 모듈(188)에 대한 대응하는 개략적 도면을 제공한다. VCM 제어 스테이지(190)는 VCM 명령 출력 Y1(k)를 생성하고, MA 제어 스테이지(192)는 MA 명령 출력 Y2(k)를 생성하도록 동작한다. 각 스테이지(190, 192)는 8192x16 비트 RAM(194), 가산기(196), 래치(198), 라운딩 로직(200) 및 포화 로직(202)을 포함한다. 스테이지(190, 192)의 일반 형태는 도 5의 스테이지(170)의 형태와 유사하며, 유사한 방식으로 동작한다.
도 5를 참조하면, 각 서보 샘플에서, 각 U1(k) 및 U2(k) 입력은 대응하는 직렬 비트 출력("U1(k) 직렬" 및 "U2(k) 직렬"로 표시됨)을 제공하도록 대응하는 32 비트 시프트 레지스터(172, 174)로 로딩된다. U1(k) 및 U2(k) 입력으로부터의 상기 직렬 비트는 순차적으로 각 32x32 비트 RAM(176)에 대한 5개의 주소 입력 중 두개로서 제공된다. 이전에 계산된 X1(k) 및 X2(k) 상태는 또한 도시된 바와 같이(X3(k) 및 X4(k)는 다음 두개 스테이지(170)의 주소 입력을 제공하는 등) 주소 입력 중 두개를 제공하는데 사용된다.
RAM(176)은 대응하는 미리계산된 값들을 가산기(178)(네개의 표시 확장 비트들이 오버플로에 대해 제공된다)에 출력하기 위한 룩업 테이블로서 동작한다. 상기 가산기(178)의 출력은 래치되고 래치(180)에 의해 라운딩 로직(182)으로 출력되며, 상기 라운딩 로직(182)은 LSB가 탈락되고 비트들이 각 반복시에 시프트되는 라운딩 동작을 수행한다. 상기 포화 로직(184)은 중간 계산동안 오버플로 조건(즉, 가장 큰 2의 보수로부터 가장 작은 2의 보수 값으로 바뀌는)을 방지하도록 동작한다.
각 룩업 테이블(RAM 176, 194)로부터의 각 연속 출력은 이전의 출력보다 큰 2의 인자인데, 왜냐하면 이전의 출력은 오른쪽으로 시프트되고 현재 출력에 부가되기 때문이다. 입력 U1(k) 및 U2(k)는 2의 보수 형태로 고려되기 때문에, MSB에 대응하는 최종 출력은 이전 출력보다 큰 2의 인수일 뿐 아니라, "음의" 2의 인수이다. 따라서, 가외 주소 라인은 각 RAM의 크기를 두배로 하도록 부가된다. 이것은 MSB 출력 항을 처리하는데 감산기가 필요하지 않게한다.
예를 들어, 최상위 스테이지(170)를 참조하며, RAM(176)에 대한 5개의 주소 입력 비트{A5, A4, A3, A2, A1}는 다음의 순서, 즉 MSB 탐지기(185)의 출력인, X1(k), X2(k), U1(k) 및 U2(k)로 식별된다. MSB 탐지기 출력은 처음 31 클록 사이클에 대해 낮거나, 0일 것이며 그후에 32번째 클록 사이클에서 높거나, 1로 토글될 것이다. X1(k), X2(k) 상태 비트는 이전의 계산된 상태에 따라 0 또는 1일 수 있으며, 각각의 샘플 주기의 종단에서 업데이팅될 것이다. U1(k) 및 U2(k) 비트들은 U1(k) 및 U2(k) 입력 워드의 값에 따라 32 클록 사이클의 각각에 대해 변화할 것이다. 식 (1) 및 도 4의 Ac, Bc 행렬을 사용하면, 상위 RAM(176)의 선택된 주소 위치에 대한 중간 계산 값들은 하기의 표 1에 나타난다.
A5-A1 비트 테이블 룩업 값
0,0,0,0,0 X1(k+1) = (0)(0) + (0)(0) + (0)(0) + (0)(0) = 0
0,1,0,1,0 X1(k+1) = (1)(α1)+(0)(-α3)+(1)(β1)+(0)(β2)
0,1,1,1,1 X1(k+1) = (1)(α1)+(1)(-α3)+(1)(β1)+(1)(β2)
1,1,0,1,0 X1(k+1) = (-1)[(1)(α1)+(0)(-α3)+(1)(β1)+(0)(β2)]
표 1
네개의 주소 비트(A1-A4)의 값들은 최종 16가지 다른 계산의 크기를 결정하는 것이 주목될 것이다. 높은 MSB 주소 비트(A5)는 A1-A4 주소 비트에 의해 결정된 값을 음의 값으로 변환한다. 따라서, 각각의 RAM(176)은 두 부분(A1-A4의 값에 의해 결정된 16개의 다른 계산을 갖는 "하부" 절반(A5 = 0) 및 동일한 16개의 계산의 음의 값(즉, -1에 의해 곱해진 하부 값)을 저장하는 "상부" 절반(A5 = 1))으로 분할된다.
Y(k) 모듈(190)은 유사한 방법으로 동작한다. 10개의 X(k) 상태, U1(k) 직렬 및 U2(k) 직렬 값 및 도 5로부터의 MSB 탐지 비트는 8192x16 비트 RAM(194)에 대한 주소 입력(A1-A13)으로 제공된다. 상기 RAM은 식 (2) 및 도 4의 Cc 및 Dc 행렬을 사용하여 미리 계산된 값을 출력하기 위한 룩업 테이블로서 동작한다. 그 이전에, RAM(194)의 하부 절반은 A1-A12 주소 비트에 의해 결정되며, A13(MSB) 비트는 RAM의 상부 절반의 대응하는 음의 값들을 액세스한다.
Ac, Bc, Cc 및 Dc 행렬에 대한 계수들은 바람직하게는 플랜트(plant) 응답의 가능한 불확실성의 효과를 식별하고 감소시킴으로써 강력한 제어기 설계를 제공하는 고성능 제어기 합성 기술을 사용하여 선택된다. 고성능 제어기 합성 기술은 예를 들어, 팔랑가스가 특허받은 미국 특허 No. 5,734,246 및 상기에 언급한 모리스가 특허받은 미국 특허 No. 5,978,752에 의해 개시된다.
도 7은 디스크 드라이브가 서보 엔진(154)을 각 헤드/디스크 조합으로 조절하도록 제조하는 동안 바람직하게 수행되는 단계들을 도시하는 서보 엔진 조절 루틴(210)을 제공한다. 단계(212)에서, 디스크 드라이브(100)는 어셈블링되고, 상기 어셈블링된 디스크 드라이브는 적절한 컴퓨터 기반 워크스테이션(개별적으로 도시되지 않음)에 배치된다. 상기 제 1 헤드(118)는 단계(214)에서 선택되고, 선택된 입력 스펙트럼은 공진 위치의 불확실성 및 각 헤드에 대한 감쇠 인자의 플롯을 획득하기 위해 VCM(124) 및 MA(125)에 대한 입력으로서 제공된다. 입력 스펙트럼은 광대역 입력 신호, 점차적으로 높아지는 주파수(제거된 사인(sine)) 등에서 사인 파형의 시퀀스일 수 있다.
상기 출력 응답 정보는 단계(216)에서 수집되고, 단계(216)에서 획득된 데이터에 기초한 플랜트 응답의 불확실성의 효과를 최소화하는 초기의 강력한 고성능 설계를 제공하는, 미국 메사추세츠 내틱의 매쓰워크 인코포레이티드로부터 이용가능한 매트랩 μ-분석 및 합성 툴박스와 같은 적절한 고성능 제어 설계 루틴에 상기 출력 응답 정보가 단계(218)에서 제공된다. 일단 초기 설계가 얻어지면, 매트랩 툴박스, STRUNC 및 STRANS로부터의 부가 루틴은 유용하게 양쪽대각선 형태의 제어기 행렬을 배치하고 도 4의 Ac, Bc, Cc 및 Dc 행렬을 발생시키는 제어기의 순서를 감소시키는데 유용하게 사용된다. RAM(176, 194)의 룩업 테이블에 대한 대응하는미리 계산된 값은 그후에 단계(220)에서 결정되고 디스크 드라이브에 저장된다. 상기 테이블 값에 대한 하나의 적절한 위치는 상기 디스크의 일반 데이터 기록 표면외의 선택된 디스크상의 경계 트랙상에 있다.
결정 단계(222)는 상기 선택된 헤드(118)가 최종 헤드인지를 문의한다. 만약 그렇지 않으면, 다음 헤드가 단계(224)에서 선택되고 프로세스가 단계(226)에서 종료할 때까지 상기 프로세스는 각 헤드에 대해 차례로 반복된다. 동일한 제어기 계수들은 모든 헤드에 대해 사용될 수 있을지라도, 각 헤드에 대해 다른 계수들을 선택하는것이 바람직하다. 대응하는 룩업 테이블 값은 도 8을 참조하여 나타나는 바와 같이, 그후에 통상의 동작동안 각 헤드 스위치 동작에서 서보 엔진(154)으로 로딩된다.
도 8은 디스크 드라이브 동작 루틴(230)을 제공하고 일반적으로 디스크 드라이브(100)의 동작동안 수행되는 단계들을 도시한다. 드라이브가 비동작 상태로부터 동작 상태로 발생되는동안 단계(232)의 초기화(스핀-업)에 따라, 모든 헤드에 대해 도 7의 단계(220)에 저장된 테이블 값은 단계(234)에 의해 나타난 바와 같이, 경계 트랙으로부터 검색되고 DSP 메모리(도 1의 144와 같은)에 저장된다. 첫번째 헤드는 그후에 단계(236)에서 선택되고, 적절한 테이블 값은 단계(238)에서 메모리(144)로부터 서보 엔진(154)으로 송신된다.
단계(240)는 속도 제어 탐색이 헤드 스위치 동작후에 먼저 발생할 수 있도록 고려하며, 상기에 개시된 바와 같이, 그러한 탐색은 선택된 트랙위에 선택된 헤드를 발생시키도록 DSP(142)에 의해 직접 수행된다. 그후에, 상기 디스크 드라이브(100)는 동작의 트랙 수반 모드를 입력하고 서보 엔진(154)은 상기에 기술한 바와 같이 단계(242)에서 상기 선택된 트랙위에 헤드(118)를 유지하도록 동작한다. 더 구체적으로, 헤드(118)는 상기 선택된 트랙을 따라가면, 서보 데이터는 주기적으로 변화되고 U1(k) 입력 및 DSP(142)가 유사하게 원하는 위치 입력 U2(k)을 제공하는 바와 같이 서보 엔진(154)으로 제공된다. 상기 서보 엔진(154)은 각 서보 샘플 k에 대해 새로운 내부 상태 X(k+1) 및 VCM(124) 및 MA(125)에 대한 제어 출력 Y1(k), Y2(k)의 세트를 제공하도록 동작한다. 상기 동작은 결정 블록(244)에 의해 나타난 바와 같이, 새로운 헤드가 단계(246)에서 선택되고 루틴이 도시된대로 복귀한후에 새로운 헤드가 요청될 때까지 계속한다.
바람직하게는, 상기 서보 엔진(154)은 상기 서보 신호가 디스크 표면으로부터 재판독되도록 조건설정하는데 사용된 복조(디모드) 회로(152)와 같은 디스크 드라이브(100)의 다른 관련 회로를 수용하는 응용 주문형 집적 회로(ASIC)에 통합된다. 이것은 각 새로운 헤드(118)가 차례로 선택될 때 계수의 각 세트를 로딩하는데 요청된 시간을 상당히 감소시키도록 도 5 및 6의 RAM 장치(176, 194)에 대한 특정 목적 랜덤 액세스 메모리(RAM) 구성의 실행을 허용한다. 도 9는 상기 구성(일반적으로 250에 표시된)에 대한 기능적 블록선도를 제공한다.
기본 설계는 도시된 바와 같이 상위 및 하위 절반으로 분할된 메모리 모듈(252)을 포함한다. 32x32 비트 RAM(176)에 대해, 하위 절반(16x32)은 주소 00000-01111에 대응하고, 상위 절반(16x32)은 주소 10000-11111에 대응한다. 8192x16 비트 RAM(194)에 대해, 하위 절반(4096x16)은 주로 0000000000000-0111111111111에 대응하고 상위 절반(4096x16)은 주소 1000000000000-1111111111111에 대응한다. 상기에 개시된 바와 같이, 상위 절반의 내용은 하위 절반의 내용의 음의 값이다.
다중 비트 주소 입력은 판독 및 기록 동작동안 메모리 위치를 액세스하도록 주소 디코드 로직(254)에 제공된다. 특정 데이터 로드 로직 블록(256)은 메모리 모듈(252)에 대해 데이터의 기록을 제어한다. 더 구체적으로, 기록 동작동안, 메모리 모듈(252)의 하위 절반에 대해 기록되는 데이터는 순차적으로 블록(256)에 제공된다. 이에 응답하여, 블록(256)은 입력 데이터의 음의 값을 계산하고 상기 음의 값을 메모리 모듈(252)의 상위 절반의 대응하는 위치에 기록하는 동안 동시에 하위 절반의 각 메모리 위치에 상기 입력 데이터를 기록한다. 이런 방법으로, 상기 메모리 모듈(252)의 내용은 일반적으로 요구될 시간의 절반의 시간동안 로딩된다. 이것은 상당한 동작 이점을 제공할 수 있는데, 왜냐하면 서보 엔진(154)은 두개의 8194x16 RAM(194) 및 1032x32 RAM(176)을 포함하고 상기 RAM의 각 내용은 각 헤드 스위치로 재로딩되기 때문이다.
상기 회로(250)는 부가적으로 출력 데이터가 판독 동작동안 메모리 모듈(252)로부터 로딩되도록 출력 레지스터(258)를 포함한다. 제어 로직(260)은 상기 회로(250)의 동작을 제어하고 기록 인에이블, 칩 선택 및 클록 신호와 같은 종래의 입력을 사용한다.
상기의 기술로부터, 본 발명은 종래 기술위에 여러 장점들을 제공하는 것이 명백할 것이다. 먼저, 테이블 값을 저장하기 위해 RAM을 사용함으로써 제어기는각 헤드/디스크 조합에 대해 조절될 수 있다. 즉, 각 새로운 헤드가 선택될 때, 상기 새로운 헤드에 대한 적절한 테이블 룩업 값의 새로운 세트는 정확한 조절가능한 제어를 제공하면서, 서보 엔진으로 로딩될 수 있다. 두번째로, 이중-상태 구동기는 고유하게 복합 응답 특성을 가지며, 고성능 제어기 방법론은 이중-스테이지 구동기 설계와 관련된 불확실성을 감소시키기 위한 효율적인 방법을 제공한다. 세번째로, 각각의 RAM(176, 194)에 대한 부가 어드레스 라인의 사용은 각 헤드 스위치에서의 더 빠른 데이터 로딩 동작을 용이하게 할 뿐 아니라 MSB를 처리하기 위한 감산 로직을 제거함으로써 하드웨어를 간략하게 한다. 비록 바람직한 실시예는 이중 스테이지 구동기에 대해 설명되었지만, 도 6의 Y(k) 모듈(190)이 하나의 출력 스테이지만을 이용하는 경우의 단일 스테이지 구동기와 같은 다른 해결안들이 쉽게 구상된다.
요약하면, 본 발명은 디스크 드라이브 이중 스테이지 구동기에 대한 제어 입력을 생성하는 장치 및 방법에 관한 것이다. 바람직한 실시예에 따라, 디스크 드라이브(100)는 회전가능 디스크(108)에 인접한 헤드(118)를 유지하는데 사용되는 1차 및 2차 구동기 모터(124, 125)를 갖는 이중 스테이지 구동기(110)를 포함한다. 고성능 하드웨어 제어기(154)는 실제 위치 신호, 원하는 위치 신호 및 각 선택된 헤드에 대한 계수들의 고유 세트에 관련된 제어 입력을 생성한다. 상기 계수들은 각 헤드(단계(216))에 대해 출력 응답을 획득하고, 각 헤드(218)에 대한 출력 응답에 관련된 계수들을 선택하고, 상기 디스크 드라이브(220)의 비휘발성 메모리 위치의 계수들을 저장함으로써 선택된다. 계수들의 적절한 세트는 그후에 각 헤드가통상 구동 동작(단계(238))동안 차례로 선택될 때 로딩된다.
첨부한 청구항의 목적에 대해, 메모리 장치에 저장되고 프로세싱 장치(도 2의 DSP(142)와 같은)에 의해 이용되는 프로그램가능한 단계들에 따른 논리 동작을 수행하는 "펌웨어" 또는 "소프트웨어"에 비교해서 용어 "하드웨어"는 (도 5 및 6의 서보 엔진과 같은) 회로의 고정배선 상호접속에 따른 논리 연산을 수행하는 회로를 기술함으로써 상기의 기술과 함께 명백하게 이해될 것이다. 방법 단계들은 영숫자적으로 청구항에 표시되지만, 청구항의 범위는 도시된 순서에 제한되는 것은 아니다.
본 발명은 언급된 것처럼 고유한 장점을 얻도록 잘 조절된 것이 명백할 것이다. 현재의 바람직한 실시예들은 개시의 목적으로 기술된 반면, 수많은 변형들은 당업자가 용이하게 실시하도록 형성될 수 있으며 첨부한 청구항에 의해 한정되는 본 발명의 정신의 범위내에 있을 것이다.

Claims (10)

  1. 대응하는 회전가능 디스크 표면에 인접한 다수의 헤드를 지원하고 제어 입력에 응답하여 구동기를 회전시키는 구동기 모터를 갖는 디스크 드라이브 구동기에 상기 제어 입력을 제공하는 방법으로서,
    상기 다수의 헤드로부터 선택된 각각의 헤드에 대해,
    (a) 상기 선택된 헤드에 대한 출력 응답을 획득하는 단계;
    (b) 상기 선택된 헤드에 대한 출력 응답에 관련된 고성능 하드웨어 제어기에 대한 계수들을 선택하는 단계; 및
    (c) 상기 디스크 드라이브의 비휘발성 메모리 위치에 계수들을 저장하는 단계를 포함하며,
    디스크 드라이브 동작동안,
    (d) 상기 다수의 헤드로부터 선택된 헤드로 스위칭하는 단계;
    (e) 상기 선택된 헤드에 대응하는 계수들을 고성능 하드웨어 제어기의 휘발성 메모리 위치로 로딩하는 단계; 및
    (f) 상기 대응하는 디스크 표면에 관련된 상기 선택된 헤드를 유지하기 위해 구동기 모터에 대한 제어 입력을 생성하도록 상기 고성능 하드웨어 제어기를 사용하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 단계(d)의 상기 선택된 헤드는 제 1 헤드로 특성화되고,
    (g) 상기 제 1 헤드로부터 제 2 헤드로 스위칭하는 단계;
    (h) 상기 제 2 헤드에 대응하는 계수들을 고성능 하드웨어 제어기의 휘발성 메모리 위치로 로딩하는 단계; 및
    (i) 상기 대응하는 디스크 표면에 관련된 상기 제 2 헤드를 유지하기 위해 상기 구동기 모터에 대한 제어 입력을 생성하도록 고성능 하드웨어 제어기를 사용하는 단계를 포함하는 방법.
  3. 제 1 항에 있어서, 상기 획득 단계(a)는,
    (a1) 입력 제어 프로파일을 상기 구동기에 인가하고 상기 선택된 헤드에 대한 출력 응답을 획득하기 위해 상기 선택된 헤드의 대응하는 위치 변동을 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 계수를 선택하는 단계(b)는,
    (b1) 고성능 하드웨어 제어기가 관계 CcX(k)+DcU(k)에 따른
    출력 Y(k) 및 관계 AcX(k)+BcU(k)에 따른 다음 상태 X(k+1)를 생성하도록 행렬 Ac, Bc, Cc 및 Dc의 세트를 선택하는 단계를 포함하며, 상기 k는 샘플 주기이며, X(k)는 현재 상태이고 U(k)는 상기 헤드의 원하는 위치의 입력을 표시하며,
    (b2) X(k) 및 U(k)에 대한 값들의 각 조합에 대한 계수들의 세트를 계산하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 구동기는 상기 구동기 모터가 대강 위치 제어를 제공하는 1차 모터 및 정밀 위치 제어를 제공하는 2차 모터를 포함하도록 이중 스테이지 구동기로서 특성화되며 상기 제어 입력은 1차 모터 및 2차 모터 양쪽에 대해 생성되는 것을 특징으로 하는 방법.
  6. 다수의 축방향으로 정렬된 회전가능한 디스크를 포함하는 디스크 팩;
    구동기를 포함하는데, 상기 구동기는 디스크의 대응하는 표면에 인접하여 지지되는 다수의 헤드 및 상기 구동기를 회전시키는 구동기 모터를 포함하며,
    상기 디스크에 데이터 전송을 제어하는 프로그램가능한 프로세서; 및
    상기 헤드에 대해 응답하는 고성능 하드웨어 제어기를 포함하며,
    상기 프로그램가능한 프로세서는 대응하는 표면에 관련된 선택된 헤드를 유지하기 위해 구동기 모터에 대한 제어 입력을 생성하며, 상기 고성능 하드웨어 제어기는 상기 선택된 헤드로부터 실제의 위치 신호, 상기 프로그램가능한 프로세서로부터 원하는 위치 신호 및 상기 제어 입력을 생성하기 위해 상기 선택된 헤드에 대한 계수의 고유 세트를 수신하며, 계수들의 다른 세트는 상기 다수의 헤드의 각각에 대해 고성능 하드웨어 제어기로 로딩되는 것을 특징으로 하는 디스크 드라이브.
  7. 제 6 항에 있어서, 상기 구동기는 이중 스테이지 구동기로서 특성화되며 상기 구동기 모터는 대강 헤드 위치 제어를 제공하는 1차 구동기 모터로서 특성화되며 상기 구동기는 부가로 정밀 헤드 위치 제어를 제공하는 2차 구동기 모터를 포함하며, 상기 제어 입력은 1차 구동기 모터 및 2차 구동기 모터에 인가되는 것을 특징으로 하는 디스크 드라이브.
  8. 제 6 항에 있어서, 계수들의 각 세트가 저장되는 비휘발성 메모리 장치를 더 포함하며, 상기 고성능 하드웨어 제어기는 상기 다수의 헤드 각각이 차례로 선택될 때 일시적으로 다른 세트의 계수의 각각을 저장하는 적어도 하나의 휘발성 메모리 장치를 포함하는 것을 특징으로 하는 디스크 드라이브.
  9. 제 6 항에 있어서, 상기 실제 위치 신호 및 원하는 위치 신호는 각각 다중 비트 디지털 워드로서 특성화되며, 상기 고성능 하드웨어 제어기는,
    상기 적어도 하나의 휘발성 메모리 장치에 대한 주소 입력으로서 사용되는 각각의 직렬화된 비트 스트림을 형성하기 위해 상기 실제 위치 신호 및 상기 원하는 위치 신호를 각각 수신하고 직렬화하는 한쌍의 시프트 레지스터를 더 포함하는 것을 특징으로 하는 디스크 드라이브.
  10. 제 6 항에 있어서, 상기 휘발성 메모리 장치는 특정 목적 랜덤 액세스 메모리를 포함하며, 상기 랜덤 액세스 메모리는,
    X 메모리 위치의 첫번째 절반 및 X 메모리 위치의 두번째 절반으로 배열되는 2X 메모리 위치를 갖는 메모리 모듈; 및
    상기 메모리 모듈에 결합된 데이터 로드 회로를 포함하며, 상기 데이터 로드 회로는 X 값의 입력 시퀀스를 수신하고, X 값의 입력 시퀀스의 각각에 대응하는 X 음의 값을 생성하고 상기 메모리 모듈의 첫번째 절반에 대해 X 값의 입력 시퀀스의 각 값을 기록하고 동시에 기록되는 데이터량의 두배가 특정 목적 랜덤 액세스 메모리에 제공되도록 상기 메모리 모듈의 두번째 절반에 X 음의 값의 대응하는 값을 기록하는 것을 특징으로 하는 디스크 드라이브.
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