KR20010110115A - 에피택셜 기판의 제조방법 - Google Patents

에피택셜 기판의 제조방법 Download PDF

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하타마사히코
젬포야스나리
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고오사이 아끼오
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Abstract

본원에는 다층 에피택셜 기판을 구성하는 에피택셜 층의 두께, 불순물 농도 및 조성 중의 하나 이상을 에피택셜 층 내부의 전하 분포와 전기장을 설명하는 이론적 계산법으로 결정하는 단계 및 에피택셜 층의 두께, 불순물 농도 및/또는 조성의 이론적 계산에 따라 에피택셜 층의 에피택시를 수행하여 계산에 의해 예비결정된 기판의 측정 가능한 전기적 특성들을 만족시키는 단계를 포함하는, 다수의 에피택셜 층을 포함하는 화합물 반도체 다층 에피택셜 기판의 제조방법이 제공되어 있다. 당해 방법에 의해 제조 공정을 줄일 수 있으며, 또한 독특한 구조를 갖는 다층 에피택셜 기판을 제조하는 데 적용할 수 있다.

Description

에피택셜 기판의 제조방법 {Method for fabricating epitaxial substrate}
본 발명은 고속 전자 장치, 특히 전계 효과 트랜지스터 또는 이를 포함하는 집적 회로에 사용되는 다층 에피택셜 기판을 제조하는 방법에 관한 것이다.
전계 효과 트랜지스터(FET; Field Effect Transistor)는 2개의 터미널[소스(source) 및 드레인(drain)] 사이를 유동하는 전자류가 이름이 의미하는 바와 같이 2개의 터미널 중간에 제공되어 있는 게이트 전극(gate electrode)에 인가된 전기장의 효과에 따라 조절되는 3-터미널 장치이다. 이는 특히 GaAs 또는 Si로 이루어진 재료를 포함하는 다양한 증폭기 및 스위칭 소자로서 최근 널리 사용되고 있는 트랜지스터의 한가지 유형이다. GaAs는 이의 높은 전자 속도와 탁월한 절연 특성 및 이의 높은 기판 저항에 비해 낮은 유전체 손실 특성으로 인해 특히 고주파수 전자(電磁)에 널리 사용된다. 이러한 특성들은 다층 헤테로-에피택셜 기판을 사용하여 더욱 향상시킬 수 있다.
예를 들면, 가상(pseudomorphic) 고 전자 이동도 트랜지스터(p-HEMT)라고 불리는 헤테로접합형(heterojunction) FET 유형 중의 하나는 InGaAs층과, InGaAs층 주위에 형성된 AlGaAs층과 같은 전자 공급층을 포함한다. 소스 전극으로부터 주입된 전자는 전자 공급층을 포함하는 층을 수직으로 통과한 다음 높은 전자 친화력을 갖는 InGaAs층으로 입사하여 드레인 방향으로 형성된 전기장을 따라 InGaAs층 내부로 유동한다. 전류 밀도는 전자 밀도와 전자 속도의 곱에 의해 결정된다.
헤테로접합형 FET에서, InGaAs층에서 유동하는 전자의 밀도와 속도는 InGaAs층의 양면(윗면과 아랫면)에 형성된 n형 AlGaAs층에 부가된 도너 불순물(donor impurity)의 농도 및 분포, 게이트에 인가된 전기장 등에 의해 결정된다. 헤테로접합형 FET는 다음의 이유로 인해 일반적인 FET보다도 우수한 장치 특성을 갖는다.
첫째, 전자는 고 전기장에서 높은 전자 속도를 갖는 InGaAs층에서 유동한다. 둘째, 전자 산란의 주된 원인이 되는 도너 불순물이 n형 AlGaAs층에만 부가되므로 실제로 전자가 흐르는 InGaAs층으로부터 공간적으로 분리된다. 세째, 에너지 갭이 큰 AlGaAs층이 게이트 전극과 전자 유동층 사이에 중첩된다. 따라서, FET 특성을 열화시킬 수 있는, 게이트에서 전자 유동층으로의 누전이 쉽게 발생하지 않는다. 이는 고 전기장에서의 작동을 가능하게 한다.
이러한 헤테로구조형 FET를 제조하는 데 있어서, 상기한 특성들을 최대화하기 위해서는 InGaAs층의 윗면과 아랫면에 n형 AlGaAs층과 같은 특박(extra-thin) 결정층의 설계 및 조절에 특히 중점을 두어야 한다.
예를 들면, 현재 사용되고 있는 전형적인 유형의 헤테로접합형 FET인 p-HEMT에서, 역치 전압(Vth)의 조절은 수학식 1에 의해 결정 구조와 관련된 중요한 장치 파라미터이다.
위의 수학식 1에서,
Vth는 역치 전압(V)이고,
ø는 게이트 전극부의 표면 에너지 장벽 높이(eV)이며,
ΔEc는 AlGaAs와 InGaAs의 전도 밴드(conduction band)의 바닥면의 에너지 차이고,
q는 전하 소량(charge elementary quantity)(C)이며,
N은 전자 공급층의 도너 농도이고,
d는 전자 공급층의 두께이며,
ε εo는 유전율이다.
상기한 수학식은 전자 공급층과 접촉하여 형성된 InGaAs층과 균일하게 도핑된 단일 전자 공급층으로 이루어진 간단한 구조를 갖는 p-HEMT에 대한 것이다. 다수의 경우, 게이트 파괴 전압 및 채널 전자 밀도의 제어를 향상시키기 위해, 실제 결정은 도핑 농도, 조성 및 두께가 상이한 다수의 층을 포함하는 다층 접합부를 가져야 한다. 따라서, 상기한 바와 같은 간소화된 수학식을 실제 장치에 채택하기는 어렵다.
따라서, 실제로, 다음의 기술들이 채택된다. 먼저, 설계 파라미터로서 중요한, 각각의 에피택셜 층의 도핑 농도, 조성 및 두께를 적절한 값으로 사용하여 에피택셜 기판을 설계한다. 도핑 농도, 조성 및 에피택셜 층 두께와 같은 상기한 설계 파라미터를 달리하여 다양한 에피택셜 기판을 제조한 다음, 이러한 기판을 사용하여 실제로 장치를 제조한다. 생성된 장치의 특성들을 측정하여 예비측정된 특성들을 만족시키는 에피택셜 층 구조를 결정한다. 그러나, 통상의 장치를 가공하는데에는 일반적으로 장시간이 소요된다. 통상의 기법에서, 구조를 결정하는 데에는 극히 장시간이 걸린다.
또한, 에피택시 공정에서, 다층 에피택셜 기판을 제조하는데 중요한 파라미터인 각 층의 두께, 도핑 농도 및 조성과 같은 파라미터를 제어하는데 문제가 야기된다. 에피택셜 층은 매우 얇기 때문에, 이러한 값들을 직접 측정하기가 곤란하다. 따라서, 다층 에피택셜 기판을 제조하는데 채택된 것과 동일한 조건하에서 파라미터 값을 직접 측정할 수 있는 원형을 별도로 두꺼운 필름으로 제조한다. 따라서, 다층 에피택셜 기판을 실제 제조하기 전에 이러한 두꺼운 필름을 사용하여 각층의 두께, 도핑 농도 및 조성을 확인한다.
통상의 기법에서는 피드백에 상당히 장시간이 소요되는 것으로 인정된다. 또한, 통상의 기법을 다양한 헤테로접합형 FET에 적용할 경우 몇몇 경우에 불리할 수 있다.
예를 들면, 불순물 도핑 농도가 매우 높은 경우, 에피택셜 층이 헤테로접합형 결정에 유용할 정도로 충분히 매우 얇은 경우에는 불순물이 활성화되어 효과적인 도핑을 가능하게 하지만 에피택셜 층이 두꺼울 경우에는 상당히 불활성화되는 것으로 공지되어 있다(문헌 참조; Y. Sasajima, M. Hata, Applied Physics Letters, 75, 2596(1999)). 따라서, 이러한 경우에, 두꺼운 필름을 사용하여 파라미터를 예비 확인하는 것은 불가능하다.
p-HEMT에서, InGaAs 채널층 자체가 종종 불순물로 도핑되어 채널층의 전자 농도를 증가시킬 수 있다. 통상적으로, p-HEMT의 InGaAs 채널층은 소위 "격자 이완(lattice relaxation)"의 발생을 피할 수 있도록 수십 나노미터 이하의 두께를 갖는 매우 얇은 필름이다. 상기한 바와 같은 두꺼운 필름을 사용하여 채널층의 불순물 농도를 예비 측정하고자 할 경우, 격자 이완으로 인해 두꺼운 필름의 결정에 수많은 부정합 전위가 생긴다. 이는 유효 불순물 농도에 영향을 미쳐 불순물 농도의 평가를 거의 불가능하게 만든다.
본 발명의 목적은 제조 공정을 실질적으로 줄일 수 있고 통상의 기법을 사용해서는 성취할 수 없는 독특한 구조를 갖는 다층 에피택셜 기판을 제조하는 데 사용할 수 있는 화합물 반도체 다층 에피택셜 기판을 제조하는 방법을 제공하는 것이다.
본 발명자들은 상기한 문제를 예의 검토한 결과 상기한 문제에 대한 해결 방안을 발명하였다.
즉, 본 발명은 다층 에피택셜 기판을 구성하는 에피택셜 층의 두께, 불순물 농도 및 조성 중의 하나 이상을 예비결정된 전기적 특성을 만족시키도록 이론적 계산법으로 결정하고 결정된 값에 따라 에피택시를 수행하여 화합물 반도체 다층 에피택셜 기판을 제조하는 방법에 관한 것이다.
또한, 본 발명은 이론적 계산법을 이용하여 에피택셜 층의 두께, 불순물 농도 및 조성의 예비결정된 설계값으로부터 다층 에피택셜 기판을 구성하는 에피택셜 층의 전기적 특성을 수득함을 포함하여, 화합물 반도체 다층 에피택셜 기판을 제조하는 방법에 관한 것이다. 이어서, 이론적인 전기적 특성과 일치하도록 에피택시 동안 에피택셜 층의 두께, 불순물 농도 및 조성을 조절함으로써 에피택시를 성취한다.
또한, 본 발명에 따르는 화합물 반도체 다층 에피택셜 기판을 제조하기 전에, 헤테로구조형 전계 효과 트랜지스터의 저항 전극이 접촉하고 있는 3×1017/㎤ 이상의 농도로 도핑된 상층 n형 에피택셜 층의 전부 또는 일부가 에피택시 성장하지 않거나 에칭에 의해 제거되는 에피택셜 기판에 대해 에피택셜 층의 두께, 불순물 농도 또는 조성을 위에 기재한 방법으로 조절한다. 이어서, 동일한 구조를 동일한 조건하에 에피택시 성장시켜 헤테로구조형 전계 효과 트랜지스터의 저항 전극이 접촉하고 있는 3×1017/㎤ 이상의 농도로 도핑된 상층 n형 에피택셜 층을 용착시켜 에피택시를 완료한다.
도 1a는 이론적으로 계산하여 수득한 다층 에피택셜 기판의 전자 전위 형태와 전자 분포를 나타내는 그래프(여기서, 실선은 밴드 구조를 나타내고 점선은 전하 밀도 분포를 나타낸다)이다.
도 1b는 도 1a에 예시되어 있는 계산에 사용되는 다층 에피택셜 기판의 구조를 나타내는 단면도이다.
도 2는 도 1에 도시한 바와 같은 계산법으로 수득한, 표면 전위의 변화에 따른 시트 전자 농도의 변화를 나타내는 그래프이다.
도 3은 실시예 1에서 제조한 다층 에피택셜 기판의 구조를 나타내는 단면도이다.
도 4는 실시예 2에서 제조한 다층 에피택셜 기판의 구조를 나타내는 단면도이다.
도 5는 실시예 3에서 제조한 다층 에피택셜 기판의 구조를 나타내는 단면도이다.
본 발명에 따르면, 모든 적절한 기판 재료 및 에피택셜 층 재료를 사용할 수 있다. 에피택시에 사용되는 기판은 Si, GaAs, InP 또는 사파이어로 이루어진 것이 바람직하며, 에피택셜 층은 단결정 III-V족 화합물 반도체(여기서, III족 원소는 Al, Ga 및 In 중의 어떠한 것이라도 포함하며, V족 원소는 N, P 및 As 중의 어떠한 것이라도 포함한다)로 이루어진 것이 바람직하다.
본 발명에 따르면, 화합물 반도체 다층 에피택셜 기판은 바람직하게는 헤테로구조형 전계 효과 트랜지스터 또는 이를 포함하는 집적 회로를 제조하는데 사용된다. 물론, 당해 기술분야의 숙련가들에게 자명한 바와 같이, 본 발명은 다른 유형의 트랜지스터를 제조하는 데에도 사용될 수 있다.
본 발명에 따르면, 헤테로구조형 전계 효과 트랜지스터는 바람직하게는 AlxGa(1-x)As층(0≤x≤1)과 하나 이상의 InyGa(1-y)As층(0≤y≤1)을 포함한다.
또한, 본 발명에 따르면, 헤테로구조형 전계 효과 트랜지스터는 바람직하게는 전자 친화도가 상이한 결정층들의 접합부를 가지며, 이에 따라 접합부로 이루어진 선택적으로 도핑된 구조를 갖는다.
또한, 본 발명에 따르면, 화합물 반도체 다층 에피택셜 기판은 바람직하게는 하나 이상의 InyGa(1-y)As층(0≤y≤1)을 포함하며, 당해 층은 바람직하게는 전자 유동 채널층이다.
본 발명에 따르면, 화합물 반도체 다층 에피택셜 기판은 바람직하게는 기판 단결정과 격자가 매치되지 않고 격자 이완 한계 이내의 두께를 갖는 하나 이상의 InyGa(1-y)As층(0≤y≤1)을 포함하며, 당해 층은 바람직하게는 전자 유동 채널층이다.
또한, 본 발명에 따르면, InyGa(1-y)As층(0≤y≤1)은 바람직하게는 n형 도핑된 층이다.
헤테로접합형 FET에서, FET의 작동을 초래하는 전류값은 InGaAs 채널에서의 전자 유동에 의해 결정되며, 전류 밀도는 채널 근처의 전리된 불순물의 분포, 게이트에 인가된 전기장, 필름의 두께 분포 등에 의해 결정된다. 에피택셜 기판에서,층 구조 및 불순물 분포는 평활하고 균일하다. 게이트 전기장은 본래 게이트 전극의 근처에서 3차원 분포를 갖는다. 그러나, 게이트 길이가 약 0.5 내지 1㎛인 장치(이는 GaAs 장치에서 통상적이다)에서, 전기장은 에피택셜 층에서와 같이, 전류 유동이 조절되는 게이트 바로 아래의 좁은 영역에 평활하고 균일하게 분포하는 것으로 간주할 수 있다.
또한, 위에서 논의한 바와 같은 게이트 길이를 갖는 장치에서, 전자 속도는 상당히 일정한 것으로 간주될 수 있으며, 이 경우, 전류값은 전자 밀도에 비례한다. 따라서, 실제 FET에서 채널 전류와 게이트 전위 간의 상관성을 수득하기 위해서는 에피택셜 층의 단면에서 게이트가 실제 조절하는 표면 전위와 채널 전자 밀도 간의 상관성을 찾는 것이 필요하다.
도 1은 일관성있는 방법으로 포이즌 방정식과 파장 방정식을 실제로 풀어서 수득한 헤테로접합형 FET의 에피택셜 층의 단면에서 전도 밴드 면(a) 및 전자 분포(b)에 대한 에너지 밴드의 계산예를 보여준다. GaAs 반도체의 표면부에서 고밀도 표면 준위가 발생하므로 이러한 이유로 인해 결정의 표면 전위는 고정되거나 전도 밴드의 최저 말단에서 약 0.8eV의 위치에 있게 되는 것으로 공지되어 있다. 이러한 전기장 분포의 가정에 기초하여 계산한 결과, 대부분의 전자가 InGaAs 채널층 내에 국한되어 있는 것으로 밝혀졌다.
표면 전위를 이동시켜 유사한 계산을 수행한다. 그 결과, 전위가 증가 및 감소하면 InGaAs 채널 전자도 증가 및 감소한다. 도 2는 표면 전위에 대한 이렇게 하여 수득한 InGaAs 채널 전자 밀도의 적분값을 나타내는 플롯이다. 표면 전위가0에 가까울수록, InGaAs 채널 전자 밀도는 포화된다.
p-HEMT의 실제 작동에 있어서, 소스 전극으로부터 주입된 전자는 소스 전극 아래에 위치한 층을 통과하여 InGaAs 층으로 유동한다. 이어서, 전자는 측면 방향으로 게이트 전극 아래를 바로 통과하여 유동함으로써 마침내 드레인 전극에 도달하여 이의 내부로 유동한다. InGaAs 채널에서 유동하는 전자류는 게이트 전극으로부터의 전기장에 따라 증가하거나 감소하지만, 게이트 아래의 결정 단면에서의 전위는 도 1에서 수득된 바와 같은 모양을 한다.
헤테로접합형 FET에 사용되는 쇼트키 장벽 게이트의 경우, 게이트 전극 금속이 AlGaAs 결정 상에 형성된다. GaAs의 경우에서와 같이, AlGaAs의 표면부에서도 고밀도 표면 준위로 인해 표면 페르미 준위가 실질적으로 고정된다. 따라서, 게이트 전위의 이동은 채택된 표면 전위의 이동에 실질적으로 상응하여 도 2의 플롯이 수득된다.
채널의 전류 밀도는 전자 밀도와 전자 속도의 곱에 비례한다. 일반적으로, 전자 밀도는 상수(InGaAs의 경우, 1 내지 1.5×107cm/sec)에 가깝다고 할 수 있다. 따라서, 도 2에서 수득된 표면 전위와 전자 밀도 간의 관계가 헤테로접합형 FET의 드레인 전류 밀도와 게이트 전위 간의 관계에 실질적으로 상응한다는 것이 밝혀졌다.
즉, 위에 기재한 바와 같이 사용된 전자 밀도와 전위의 일차원 계산 결과가 실제 헤테로접합형 FET의 작동 특성과 관련될 수 있는 것으로 밝혀졌다.
헤테로접합형 FET에서, 게이트 전압이 0인 경우에 수득된 전류값과, 전류값이 0인 경우에 수득된 전압값(역치 전압)이 중요한 장치 특성이다. 이들 값은 실제 제조한 장치를 사용하여 측정해야 한다. 그러나, 실제로 장치를 제조하여 장치의 특성을 측정하는 데에는 장시간이 소요된다. 이러한 문제를 해결하기 위해서는 다음의 방법이 산업적으로 유용한 것으로 밝혀졌다.
즉, 전류값을 전자 밀도의 적분값으로 대체할 수 있다. 표면 전위가 0.8V인 경우에 수득된 전기 밀도의 적분값은 홀 측정법(Hall measurement)에 의해 실험적으로 측정할 수 있다. 또한, 전자 밀도가 무시해도 좋을 정도로 낮은 경우에 관측된 표면 준위로부터 표면 전위로 인해 페르미 준위가 고정된 경우의 값(GaAs의 경우 0.8V)을 빼고 수득된 값을 역치 값으로서 정의할 수 있다. 상기한 값을 측정하기 위해, FET를 실제 제조할 필요는 없다. 대신, 게이트 전극과 유사한 재료를 사용한 다이오드를 제조하여 정전 용량-전압을 측정할 수 있다. 이러한 방법으로, 이러한 정전 용량-전압 측정에서 채널 전극의 밀도가 무시해도 좋을 정도로 낮은 경우에 수득된 표면 인가된 전압 값으로 정의되는 역치 값을 사용할 수 있다.
상기한 방법을 채택함으로써, 헤테로접합형 FET에 적용가능한 다층 에피택셜 층을 제조하는데 있어서 다음의 사항들이 가능해진다.
첫째, 예비결정된 전기적 특성을 갖는 다층 에피택셜 기판의 제조시(예를 들면, 트랜지스터 역치 값이 전계 효과 트랜지스터의 제조시 예비결정된 값이다), 다층 에피택셜 기판을 구성하는 에피택셜 층의 두께, 불순물 농도 및 조성 값 중의 하나 이상을 이론적 계산에 의해 전기적 특성을 만족시키도록 결정한다. 이어서,결정된 값에 따라 에피택시를 수행한다. 이러한 방법으로, 모든 파라미터들이 실험적으로 결정되는 통상의 기법과 비교하여, 에피택셜 층의 결합 작업이 더욱 상당히 효율화된다.
둘째, 예비결정된 전기적 특성을 갖는 다층 에피택셜 기판의 제조시(예를 들면, 트랜지스터 역치 값이 전계 효과 트랜지스터의 제조시 예비결정된 값이다), 다층 에피택셜 기판을 구성하는 에피택셜 층의 두께 및/또는 불순물 농도의 예비결정된 설계값을 예비 조절하기는 실험적으로 불가능할 수 있다. 이러한 경우에, 예비 조절이 불가능한 에피택셜 층의 두께, 불순물 농도 및/또는 조성을 이론적 계산에 의한 설계값으로부터 수득된 전기적 특성들과 일치하도록 조절한다. 이어서, 조절된 값에 따라 에피택시를 수행한다. 이러한 방법으로, 예비 조절하기 어려운 파라미터값을 적절하게 결정할 수 있다.
실시예
이하, 실시예에 의해 본 발명을 보다 상세하게 설명할 것이다.
실시예 1
도 3에 도시된 바와 같은 다층 에피택셜 기판을 다음과 같은 방법으로 제조한다. 제1 층을 제외한 에피택설 기판의 에피택셜 층에 필요한 전기적 특성의 목표값은 2.4×1012/㎠의 시트 전자 농도와 -2.0V의 Vth이다(주의 : 정전용량-전압(CV)은 표면에 쇼트키 전극을 부착하여 측정하였고, CV 데이타로부터 수득한 깊이 방향 분포에서 캐리어 농도가 1×1015/㎤인 경우 쇼트키 전극에 인가된 전압값을 역치 전압이라고 정의한다).
다층 에피택셜 기판의 층의 조성 및 두께가 도 3에 도시된 바와 같이 결정되기는 하였지만, 상기한 목적하는 전기적 특성을 수득할 수 있는 도핑 농도는 미지이다. 본 실시예에서, 가변 파라미터로서 n형 AlGaAs층의 도핑 농도를 사용하여, 이러한 에피택셜 층의 시트 전극 농도와 표면 전위 간의 상관성을 도 1에 도시된 이론적 계산법과 유사한 기법을 사용하여 실험하였다. 그 결과, 도핑 농도가 2.8×1018/㎤인 경우, 2.41×1012/㎠의 시트 전자 농도와 -2.04V의 Vth라는 목표값에 매우 근접한 값이 수득되는 것으로 밝혀졌다.
이어서, 금속 유기 화학 증착법에 의해 다층 에피택시를 수행한다. 보다 구체적으로, 청정 표면을 갖는 GaAs 단결정 웨이퍼에서, 주재료로서의 트리메틸갈륨, 트리메틸알루미늄, 트리메틸인듐 및 아르신과 n형 도판츠로서의 디실란을 약 20nm/분의 결정 성장 속도와 650 내지 675℃(GaAs층 및 AlGaAs층) 및 575℃(InGaAs층)의 성장 온도에서 캐리어 가스로서 수소 가스를 사용하여 에피택시 성장시켜 우수한 경면-평활성(mirror-smoothness)을 갖는 다층 에피택셜 기판을 수득한다.
n형 AlGaAs층의 성장을 위한 도판츠로서의 디실란의 유량은 다음의 방법으로 측정한다. 에피택시 전에, n형 AlGaAs층에 사용된 것과 동일한 성장 조건하에서 두께가 500nm인 AlGaAs층을 제조하여, CV 측정에 의해 전자 농도와 디실란 유량 간의 상관성을 수득한다. 상관 관계식으로부터 전자 농도에 상응하는 디실란 유량이 2.8×1018/㎤인 것으로 결정되었다.
생성된 에피택셜 웨이퍼에 대해 X선 회절 측정을 수행한다. 그 결과, InGaAs층 중의 In의 비율은 0.915이고, InGaAs층의 두께는 14.9nm였다. InGaAs층 위에 형성된 GaAs층과 AlGaAs층의 총 두께는 49.2nm였다. 만족스럽게도, 이는 설계값과 일치한다.
이어서, 에피택셜 웨이퍼에 대해 홀 측정을 수행하여 시트 전자 농도를 측정한다. 또한, Al 전극을 갖는 쇼트키 장벽 다이오드를 제조하여 CV 측정법에 의해 에피택셜 웨이퍼의 Vth를 측정한다. 그 결과, 시트 전자 농도와 Vth는 각각 2.4×1012/㎠ 및 -2.05였으며, 이는 목적하는 특성들을 만족시키는 것으로 밝혀졌다.
실시예 2
도 4에 도시된 바와 같은 다층 에피택셜 기판을 다음의 방법으로 제조한다. 다층 에피택셜 기판의 층의 조성, 두께 및 도핑 농도를 도 4에 도시된 바와 같이 결정한다. n형 AlGaAs층의 도핑 농도는 실시예 1에서와 같이 예비 검정에 의해 결정한다.
그러나, 소위 가상 양자 웰 층(pseudomorphic quantum well layer)이라 불리우는 n형 InGaAs층의 경우에는, 상기 기법을 적용할 경우 격자 이완이 일어난다.따라서, n형 InGaAs층의 경우에는 도핑 농도를 정확하게 검정하기가 불가능하다.
따라서, 이러한 경우, 제1 층을 제외한 에피택셜 기판의 에피택셜 층의 시트 전자 농도와 Vth를 실시예 1에 기재한 바와 같이 이론적 계산법을 사용하여 측정하며, 그 결과 각각 1.63×1012/㎠ 및 -1.02V였다.
이어서, 금속 유기 화학 증착법으로 다층 에피택시를 수행한다. 보다 구체적으로, 청정 표면을 갖는 GaAs 단결정 웨이퍼에서, 주재료로서의 트리메틸갈륨, 트리메틸알루미늄, 트리메틸인듐 및 아르신과 n형 도판츠로서의 디실란을 약 20nm/분의 결정 성장 속도와 650 내지 675℃(GaAs층 및 AlGaAs층) 및 575℃(InGaAs층)의 성장 온도에서 캐리어 가스로서 수소 가스를 사용하여 에피택시 성장시켜 우수한 경면-평활성을 갖는 다층 에피택셜 기판을 수득한다.
n형 InGaAs층의 성장을 위한 도판츠로서의 디실란의 유량은 3가지 준위에 따라 다르며, 생성된 다층 에피택셜 웨이퍼를 3가지 준위에 대해 X선 회절 측정을 수행한다. 그 결과, InGaAs층 중의 In의 비율은 0.180 내지 0.175이고, InGaAs층의 두께는 15.1 내지 14.8nm였다. InGaAs층 위에 형성된 GaAs층과 AlGaAs층의 총 두께는 37.7 내지 37.5nm였다. 만족스럽게도, 이는 설계값과 일치한다.
이어서, 에피택셜 웨이퍼에 대해 홀 측정을 수행하여 시트 전자 농도를 측정한다. 또한, Al 전극을 갖는 쇼트키 장벽 다이오드를 제조하여 CV 측정법에 의해 에피택셜 웨이퍼의 Vth를 측정한다. 그 결과, 디실란 유량이 9.0×104sccm인 경우1.65×1012/㎠의 시트 전자 농도와 -1.01V의 Vth가 수득되었으며, 이는 목적하는 특성들을 만족시키는 것으로 밝혀졌다.
실시예 3
도 5에 도시된 바와 같은 다층 에피택셜 기판을 다음의 방법으로 제조한다. 이들 에피택셜 기판은 제1 층을 제외한 에피택셜 층의 시트 전자 농도와 Vth가 2.5×1012/㎠ 및 -1.8V인 다층 에피택셜 구조를 가져야 한다.
상기한 요건을 성취하기 위해, n형 AlGaAs의 도핑 농도를 제1 층을 제외한 에피택셜 기판의 에피택셜 층의 시트 전자 농도와 Vth가 목표값에 부합하도록 실시예 1에 기재된 바와 같은 이론적 계산법을 사용하여 계산한다. 그 결과, 도핑 농도가 8.5×1018/㎤인 경우에, 이론적 계산값으로서, 2.54×1012/㎠의 시트 전자 농도와 -1.82V의 Vth가 수득되었다. 따라서, 목표값을 만족시킬 수 있는 것으로 밝혀졌다.
이어서, 금속 유기 화학 증착법으로 다층 에피택시를 수행한다. 보다 구체적으로, 청정 표면을 갖는 GaAs 단결정 웨이퍼에서, 주재료로서의 트리메틸갈륨, 트리메틸알루미늄, 트리메틸인듐 및 아르신과 n형 도판츠로서의 디실란을 약 20nm/분의 결정 성장 속도와 650 내지 675℃(GaAs층 및 AlGaAs층) 및 575℃(InGaAs층)의 성장 온도에서 캐리어 가스로서 수소 가스를 사용하여 에피택시 성장시켜 우수한경면-평활성을 갖는 다층 에피택셜 기판을 수득한다.
에피택시 전에, n형 AlGaAs층에 사용된 것과 동일한 성장 조건하에서 두께가 500nm인 AlGaAs층을 제조하여, CV 측정에 의해 전자 농도와 디실란 유량 간의 상관성을 수득한다. 그 결과, 도핑 농도가 3.5×1018/㎤ 이하인 경우 디실란 유량과 도핑 농도가 서로 비례하기는 하지만, 도핑 농도가 상기 값을 초과할 경우에는 이러한 비례 관계가 성립하지 않으므로 도핑 농도가 더욱 증가할 경우에는 검정이 불가능한 것으로 밝혀졌다.
상기한 결과로부터, 이론적 계산법에 의한 목표값으로서 8.5×1018/㎤의 도핑 농도를 수득할 수 있는 디실란 유량을 저농도 영역의 비례 부분으로부터 외삽법에 의해 결정한다.
생성된 다층 에피택셜 웨이퍼에 대해 X선 회절 측정을 수행한다. 그 결과, InGaAs층 중의 In의 비율은 0.198이고, InGaAs층의 두께는 14.8nm였다. InGaAs층 위에 형성된 GaAs층과 AlGaAs층의 총 두께는 39.8nm였다. 만족스럽게도, 이는 설계값과 일치한다.
이어서, 에피택셜 웨이퍼에 대해 홀 측정을 수행하여 시트 전자 농도를 측정한다. 또한, Al 전극을 갖는 쇼트키 장벽 다이오드를 제조하여 CV 측정법에 의해 에피택셜 웨이퍼의 Vth를 측정한다. 그 결과, 2.6×1012/㎠의 시트 전자 농도와 -1.81V의 Vth가 수득되었으며, 이는 목적하는 특성들을 만족시키는 것으로 밝혀졌다.
본 발명에 따라, 다층 에피택셜 기판의 제조에 필수불가결한 다수의 설계 파라미터(두께, 불순물 농도 및 조성)의 조절이 극적으로 효율화된다. 또한, 통상적으로 불가능했던 파라미터의 조절이 가능해진다. 이는 산업적으로 상당한 기여를 한다.
따라서, 위에 본 발명을 기재하였지만 이를 여러 방법으로 변화시킬 수 있음이 자명할 것이다. 이러한 변화가 본 발명의 취지 및 범위를 벗어나는 것으로서 간주되지는 않으며, 당해 기술 분야의 숙련가들에게 자명한 바와 같은 이러한 모든 개질사항도 다음의 청구의 범위 내에 포함된다.
본 발명의 화합물 반도체 다층 에피택셜 기판의 제조방법에 의해, 제조 공정을 줄일 수 있으며, 또한 독특한 구조를 갖는 다층 에피택셜 기판을 제조하는데 적용할 수 있다.

Claims (12)

  1. 다층 에피택셜 기판을 구성하는 에피택셜 층의 두께, 불순물 농도 및 조성 중의 하나 이상을 에피택셜 층 내부의 전하 분포와 전기장에 대해 설명하는 이론적 계산법으로 결정하는 단계 및
    에피택셜 층의 두께, 불순물 농도 및/또는 조성의 이론적 계산에 따라 에피택셜 층의 에피택시를 수행하여 계산에 의해 예비결정된 기판의 측정 가능한 전기적 특성들을 만족시키는 단계를 포함하는, 다수의 에피택셜 층을 포함하는 화합물 반도체 다층 에피택셜 기판의 제조방법.
  2. 에피택셜 층 내부의 전하 분포와 전기장에 대해 설명하는 이론적 계산법을 이용하여 에피택셜 층의 두께, 불순물 농도 및 조성에 대한 예비결정된 설계값으로부터 다층 에피택셜 기판의 하나 이상의 에피택셜 층의 이론적인 전기적 특성들을 수득하는 단계 및
    에피택시 동안 이론적 계산에 의해 예비결정된 이론적인 전기적 특성들과 일치하도록 에피택셜 층의 두께, 불순물 농도 및 조성 중의 하나 이상을 조절하여 에피택셜 층의 에피택시를 수행하는 단계를 포함하는, 다수의 에피택셜 층을 포함하는 화합물 반도체 다층 에피택셜 기판의 제조방법.
  3. 제1항 또는 제2항에 있어서, 에피택시에 사용되는 기판이 Si, GaAs, InP 또는 사파이어이고, 에피택셜 층이 단결정 III-V족 화합물 반도체(여기서, III족 원소는 Al, Ga 및 In으로 이루어진 그룹으로부터 선택되고, V족 원소는 N, P 및 As로 이루어진 그룹으로부터 선택된다)로 이루어진 에피택셜 층인, 화합물 반도체 다층 에피택셜 기판의 제조방법.
  4. 제1항 또는 제2항에 있어서, 화합물 반도체 다층 에피택셜 기판이 헤테로구조형 전계 효과 트랜지스터 또는 이를 포함하는 집적 회로를 제조하는 데 사용되는, 화합물 반도체 다층 에피택셜 기판의 제조방법.
  5. 제4항에 있어서, 헤테로구조형 전계 효과 트랜지스터가 AlxGa(1-x)As층(0≤x≤1)과 하나 이상의 InyGa(1-y)As층(0≤y≤1)을 포함하는, 화합물 반도체 다층 에피택셜 기판의 제조방법.
  6. 제4항에 있어서, 헤테로구조형 전계 효과 트랜지스터가 전자 친화력이 상이한 결정층들의 접합부를 가지며, 이에 따라 접합부로 이루어진 선택적으로 도핑된 구조를 갖는, 화합물 반도체 다층 에피택셜 기판의 제조방법.
  7. 제1항 또는 제2항에 있어서, 화합물 반도체 다층 에피택셜 기판이 하나 이상의 InyGa(1-y)As층(0≤y≤1)을 포함하고 하나 이상의 층이 전자 유동 채널층인, 화합물 반도체 다층 에피택셜 기판의 제조방법.
  8. 제1항 또는 제2항에 있어서, 화합물 반도체 다층 에피택셜 기판이 기판 단결정과 격자가 매치되지 않고 격자 이완 한계 이내의 두께를 갖는 하나 이상의 InyGa(1-y)As층(0≤y≤1)을 포함하고 하나 이상의 층이 전자 유동 채널층인, 화합물 반도체 다층 에피택셜 기판의 제조방법.
  9. 제5항에 있어서, InyGa(1-y)As층(0≤y≤1)이 n형 도핑된 층인, 화합물 반도체 다층 에피택셜 기판의 제조방법.
  10. 제4항에 있어서, 화합물 반도체 다층 에피택셜 기판을 제조하기 전에, 헤테로구조형 전계 효과 트랜지스터의 저항 전극이 접촉하고 있는 3×1017/㎤ 이상의 농도로 도핑된 상층 n형 에피택셜 층의 전부 또는 일부가 에피택시 성장하지 않거나 에칭에 의해 제거되는 에피택셜 기판에 대해 에피택셜 층의 두께, 불순물 농도 또는 조성을 조절하고, 이어서 동일한 구조를 동일한 조건하에 에피택시 성장시켜 헤테로구조형 전계 효과 트랜지스터의 저항 전극이 접촉하고 있는 3×1017/㎤ 이상의 농도로 도핑된 상층 n형 에피택셜 층을 용착시켜 에피택시를 완료하는, 화합물 반도체 다층 에피택셜 기판의 제조방법.
  11. 제1항에 있어서, 측정 가능한 전기적 특성이 전자 농도 및/또는 전기장 세기인, 화합물 반도체 다층 에피택셜 기판의 제조방법.
  12. 제2항에 있어서, 측정 가능한 전기적 특성이 전자 농도 및/또는 전기장 세기인, 화합물 반도체 다층 에피택셜 기판의 제조방법.
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