KR20010108418A

KR20010108418A - 프로그램가능한 매칭 필터 탐색기

Info

Publication number: KR20010108418A
Application number: KR1020017012350A
Authority: KR
Inventors: 아브니쉬 아그라왈; 퀴젠 주
Original assignee: 러셀 비. 밀러; 콸콤 인코포레이티드
Priority date: 1999-03-31
Filing date: 2000-03-30
Publication date: 2001-12-07
Also published as: CN1354916A; BR0009344A; US6363108B1; AU4251400A; HK1044239B; EP1163731A1; CA2368982A1; AU767051B2; KR100736986B1; CN1280996C; JP2002540714A; IL145488A; IL145488A0; MXPA01009715A; WO2000059123A1; HK1044239A1

Abstract

탐색을 위한 신규하고 개선된 방법 및 장치가 개시되어 있다. 채널 데이터는 매칭 필터 구조를 이용하여 역확산된다. 역확산(410)의 동상 및 직교 크기는 프로그램가능한 시간에 대하여 합산을 위해 코히런트 누산기(430,432)에 전달된다. 크기 누산기는 제곱되고, 에너지 측정값을 생성하기 위하여 합산된다(440). 에너지 측정값은 논-코히런트 누산(450)을 수행하기 위하여 제 2 프로그램가능 시간동안 누산된다. 결과값은 오프셋에서 파일롯 신호의 유사성을 결정하는데 사용된다. 각각의 매칭 필터 구조는 데이터를 수신하는 N-값 시프트 레지스터, 역확산 및 선택적 월시 디커버링을 수행하는 탭뱅크 및 최종 필터 탭 계산을 합하기 위한 가산기 구조를 포함한다.

Description

프로그램가능한 매칭 필터 탐색기 {PROGRAMMABLE MATCHED FILTER SEARCHER}

유사잡음(PN) 시퀀스는 에어 인터페이스 표준에 대한 IS-95 및 그 파생물인 IS-95-A와 미국전기통신 공업협회(TIA)에 의하여 공표된 ANSI J-STD-008(이후 IS-95 표준으로 참조)와 같은 다이렉트 시퀀스 확산 스펙트럼 통신 시스템에 일반적으로 사용되며, 셀룰러 통신 시스템에서 주로 사용된다. IS-95 표준은 동일한 RF 밴드폭에서 동시에 다중 통신을 수행하기 위하여 코드 분할 다중 액세스(CDMA) 신호 변조 기술을 통합한다. 광범위한 전력 제어와 결합되었을 때, 동일한 밴드폭에서 다중 통신을 수행하는 것은 다른 무선 통신 기술과 비교하여 주파수 재사용을 늘림으로써 무선 통신 시스템에서 수행될 수 있는 총 호출수 및 기타 통신을 증가시킨다. 다중 액세스 통신에서의 CDMA 기술의 사용은 "SPREAD SPECTRUM COMMUNICATION SYSTEM USING SATELLITE OR TERRESTRIAL REPEATERS"로 명명된 미국 특허번호 제4,901,307호 및 "SYSTEM AND METHOD FOR GENERATING SIGNAL WAVEFORMS IN A CDMA CELLULAR TELEPHONE SYSTEM"으로 명명된 미국 특허번호 제5,103,459호에 개시되어있으며, 이 모두는 본 발명의 양수인에게 양도되고, 본 명세서에서 상호 참조된다.

도 1은 IS-95 표준의 사용에 따라 구성된 셀룰러 전화 시스템의 가장 단순한 도면이다. 동작시, 한 세트의 가입자 유니트(10a-d)는 CDMA 변조된 RF 신호를 이용하여 하나 이상의 기지국(12a-d)과 함께 하나 이상의 RF 인터페이스를 설정함으로써 무선 통신을 수행한다. 기지국(12)과 가입자 유니트(10) 사이의 각각의 RF 인터페이스는 기지국(12)으로부터 전송된 순방향 링크 신호 및 가입자 신호로부터 전송된 역방향 링크 신호로 구성된다. 이러한 RF 인터페이스를 이용하면, 다른 사용자와의 통신은 일반적으로 이동전화 교환국(MTSO;14) 및 공중 전화망(PSTN;16)에 의하여 수행된다. 기지국(12), MTSO(14) 및 PSTN(16) 사이의 링크들은, 일반적으로 추가의 RF 또는 마이크로파 링크의 사용이 알려져 있지만, 유선 접속에 의하여 형성된다.

각각의 가입자 유니트(10)는 레이크 수신기를 이용하여 하나 이상의 기지국(12)과 통신한다. 레이크 수신기는 "DIVERSITY RECEIVER IN A CDMA CELLULAR TELEPHONE SYSTEM"으로 명명된 미국 특허번호 제5,109,390호에 개시되어 있으며, 본 발명의 양수인에게 양도되고, 본 명세서에서 상호 참조된다. 레이크 수신기는 전형적으로 이웃 기지국의 다이렉트 및 멀티경로 파일롯을 위치시키기 위한 하나 이상의 탐색기 및 이들 기지국의 신호를 수신하여 결합하는 두개 이상의 핑거들로 이루어진다. 탐색기는 "MULTIPATH SEARCH PROCESSOR FOR SPREAD SPECTRUM MULTIPLE ACCESS COMMUNICATION SYSTEMS"으로 명명된 현재 계류중인 미국 출원번호 08/316,177호에 개시되어 있으며, 본 발명의 양수인에게 양도되고, 본 명세서에서 상호참조된다.

다이렉트 시퀀스 확산 스펙트럼 통신 시스템의 설계는 본질적으로 수신기가 기지국에 PN 시퀀스를 할당하는 것을 요구한다. IS-95에서, 각각의 기지국 및 가입자 유니트는 정확히 동일한 PN 시퀀스를 이용한다. 기지국은 PN 시퀀스의 생성시에 유일한 오프셋을 삽입함으로써 다른 기지국과 자신을 구분한다. IS-95 시스템에서, 모든 기지국은 64칩의 정수배만큼 오프셋된다. 가입자 유니트는 상기 기지국에 적어도 하나의 핑거를 할당함으로써 기지국과 통신한다. 할당된 핑거는 상기 기지국과 통신하기 위하여 상기 PN 시퀀스에 적당한 오프셋을 삽입하여야 한다. 동일한 PN 시퀀스의 오프셋보다는 각각에 대하여 유일한 PN 시퀀스를 이용함으로써 기지국을 구분할 수 있다. 이 경우, 핑거는 할당된 기지국에 적당한 PN 시퀀스를 생성하기 위하여 PN 생성기를 조절할 것이다.

가입자 유니트는 탐색기를 이용하여 기지국을 위치시킨다. 도 2는 가입자 유니트에서 탐색을 위해 사용된 일반 타입의 연속 상관기를 도시한다. 상기 탐색기는 "METHOD AND APPARATUS FOR PERFORMING SEARCH ACQUISITION IN A CDMA COMMUNICATIONS SYSTEM"으로 명명된 미국 특허번호 제5,644,591호에 개시되어 있으며, 본 발명의 양수인에게 양도되고, 본 명세서에서 상호참조된다.

도 2에서 안테나(20)는 하나 이상의 기지국으로부터의 파일롯 신호 전송을 포함한 신호를 수신한다. 상기 신호는 수신기(21)에서 하향변환되고 증폭되며, 수신된 신호의 동상(I) 및 직교(Q) 성분을 생성하고, 이를 역확산기(22)에 전달한다. I 및 Q PN 시퀀스 생성기(23)는 탐색기 제어기(27)에 의하여 유도된 후보 오프셋을위한 적당한 I 및 Q PN 시퀀스를 생성한다. 역확산기(22)는 I 및 Q PN 시퀀스를 수신하고 I 및 Q 수신된 신호를 역확산하며, 이 결과를 코히런트 누산기(24,25)에 보낸다. 상기 누산기는 탐색기 제어기(27)에 의하여 정의된 시간동안 역확산 I 및 Q 신호의 크기를 적분한다. 코히런트 누산기(24,25)는 입력 신호의 위상이 대체로 상수인 시간동안 I 및 Q 크기를 합한다. 그 결과는 I 및 Q 코히런트 누산기가 제곱하여 합쳐지는 에너지 계산블록(26)을 통과한다. 결과는 논-코히런트 누산기(28)에서 누산된다. 논-코히런트 누산기(28)는 에너지를 합산하고, 따라서 코히런트 누산의 일정한 위상 요구조건은 적용되지 않는다. 에너지는 탐색기 제어기(27)에 의하여 유도된 시간동안 누산된다. 결과는 임계 비교(29)에서 비교된다. 일단 프로세스가 I 및 Q PN 시퀀스 생성기(23)에서 프로그래밍된 후보 오프셋동안 완료되면, 탐색기 제어기(27)는 분석을 위한 새로운 후보 오프셋을 지정한다.

상기 탐색기는 매우 유연한 이점을 가진다. 임의의 코히런트 적분(C;코히런스 시간의 제한내에서)은 후보 오프셋에서 수행될 수 있으며, 임의의 논-코히런트 누산기(M)가 수행될 수도 있다. 탐색(L)에 대한 임의의 가정(hypotheses)이 조사될 수 있다. L 가정의 윈도우에 대한 전체 탐색 시간은 L*C*M으로 주어진다. 이러한 구조의 단점은 각각의 후보가 연속된 방식으로 계산된다는 것이다. 주어진 M 및 N에 대한 탐색 시간을 줄이기 위하여, 똑같은 하드웨어가 추가될 필요가 있다.

도 3은 통상적으로 매칭 필터 탐색기로 불리는 선택적인 탐색기 구조를 도시한다. 이러한 방법을 설명하기 위하여, Simon, Omura, Scholtz & Levitt, SPREAD SPECTRUM COMMUNICATIONS HANDBOOK, pp.815-822, McGRAW-Hill, Inc., NewYork(1994)를 참조하라.

입력 신호는 안테나(30)에서 수신되고, 다운변환 및 증폭을 위하여 수신기(31)를 통과한다. I 및 Q 채널은 이후에 각각 지연 체인(36,38)에 전달된다. 각각의 지연 체인은 DI1-DIN 및 DQ1-DQN으로 표시된 N 지연 엘리멘트를 포함한다. 각각의 지연 엘리멘트의 출력은 탭값 체인(35,37)으로 로딩된 PN 값만큼 곱해진다. 탭값은 I 및 Q PN 생성기에서 생성되고, PNI1-PNIN 및 PNQ1-PNQN으로 표시된 곱셈 엘리멘트로 로딩 또는 하드 코딩된다. 간단한 예에서, 탭값은 단지 1과 -1을 포함하며, 변환기(또는 부정기)는 실제 곱셈기를 대신한다. 지연 엘리멘트 출력과 탭값의 관계는 도 3에 도시되어 있다. 탭값은 입력 데이터와 상관하는데 사용되는 PN 시퀀스의 일부로 이루어져 있다. 모든 곱셈의 결과는 이들이 합해지는 가산기(34,32)에 전달된다. 그 결과는 이후에 블록(33)에서 에너지 계산을 생성하기 위하여 제곱 및 가산되고, 그 결과는 임계값 비교기(39)에서 비교된다. 에너지 결과가 높을 때마다, 기지국 파일롯이 존재하고 그 PN 생성기는 탭 엘리멘트에 포함된 PN 시퀀스의 일부에 할당된다. 전체 PN 시퀀스를 순환하는데 필요한 한번의 통과시간에서, 가능한 모든 오프셋은 계산된 에너지값을 가진다.

상기 구조의 이점은 N 가정의 병행 계산을 포함하는 것이며, 이 결과는 지연 엘리멘트가 업데이트되는 모든 사이클에서 단 한번 생성된다. 이 구조는 탐색될 가정의 수(L)가 전체 PN 스페이스와 동일하며, 원하는 코히런트 누산기의 수(C)가 탭의 수(N)과 동일하며, 논-코히런트 누산기의 수(M)가 1에 세팅되는 경우에 최적이 된다. 이 경우, 총 탐색 시간은 L+N이 될 것이다(지연 엘리멘트를 유효 데이터로 채우기 위해 N 사이클이 필요하다고 가정한다). 지연 엘리멘트가 이미 유효 데이터를 가질 수 있으며, 따라서 탐색 시간은 L과 직접적으로 연관된다. 이를 상기 연속 상관기 탐색자에 대한 시간과 비교하면: L*C*M = L*C.

N에 대한 최대값은 코히런스 시간에 의하여 주어진다. 탐색기의 매칭 필터부는 기본적으로 역확산 입력 신호의 코히런트 누산을 수행한다. 이는 종래 구조의 최대 C에 대한 동일 제약이다. 논-코히런트 누산의 개수를 증가시키기 위하여, 탐색을 위한 모든 가정의 중간 계산을 유지하도록 메모리 저장 또는 L 추가 메모리 엘리멘트를 추가하는 것이 필요하다. M 〉1에 대한 탐색 시간은 이후에 M*PN으로 주어지며, PN은 전체 PN 스페이스이다.

이러한 구조에 대한 단점은 유연성이 부족하다는 것이다. 이는 상술한 제한된 환경에 대하여서만 하드웨어와 시간의 측면에서 최적이다. 하드웨어는 원하는 C가 탭의 개수(N)보다 적거나 탐색될 윈도우(L)가 전체 PN 스페이스보다 적으며, M이 1보다 클 때마다 이용될 것이다. 첫번째 경우에서, 지연 엘리멘트 및 PN 탭은 사용여부와 상관없이 하드웨어에 존재한다. 두번째 경우에서, 전체 PN 시퀀스는 제 2 논-코히런트 에너지값이 계산되기 전에 사이클링되어야 한다. 게다가, 여분의 메모리는 각각의 오프셋에 대한 모든 부분 누산을 저장하는데 필요하다.

어떤 수치예의 경우, PN 스페이스(PN)이 30000이라고 가정한다. 상술한 매칭 필터 탐색기와 N=100 지연 엘리멘트를 비교할 것이다. 원하는 탐색 윈도우는 30,000이며, 원하는 C는 100이고 원하는 M은 1이라고 가정한다. 이러한 상태는 매칭 필터 탐색기에 최적이며, 따라서 그 하드웨어는 완전히 이용될 것이다. 필요한탐색 시간은 L*M = 30,000일 것이다. 상술한 연속 상관기 탐색기는 그 하드웨어를 충분하게 이용할 것이지만, 그 탐색 시간은 L*M*C = 3,000,000 또는 100배 더 클 것이다. 따라서 연속 상관기와 속도 성능을 동일하게 하기 위하여, 병행으로 이들중 100을 실행할 필요가 있다. 이것은 매칭 필터와 같은 충분한 영역이 아닐 것이다.

이제 동일한 하드웨어에 대하여 전체 PN 시퀀스보다 작은 윈도우를 탐색한다고 가정한다: L=1000. 또한 코히런트 적분(C)이 오직 25로만 세팅된다고 가정한다. M은 여전히 1로 둔다. 이 경우는 매칭 필터가 3/4를 사용하지 않을 것이기 때문에 모든 하드웨어를 충분하게 이용하지 않는다는 것을 증명한다. 전체 탐색 시간(1000)은 여전히 연속 상관기보다 작지만, 1000*25=25,000, 이것은 단지 25배 빠르다. 이것은 탭이 감소된 윈도우 크기 및 이 경우는 아니지만 고정된 탭을 가지는 장점으로 프로그래밍될 수 있으며, 탐색시간은 실제로 약간 느린 30,000으로 남을 것이다.

최종적으로, M=5의 가정만을 변경하라. 매칭 필터 탐색기는 계속적으로 25%의 하드웨어 효율에서 동작할 것이며, 이는 탐색을 위하여 M*PN 또는 150,000 사이클이 걸릴 것이다(그리고 추가의 메모리가 L 부분 누산을 저장하기 위해 필요하다). 연속 상관기는 100% 하드웨어 효율에서 계속적으로 동작할 것이며, L*C*M 또는 125,000에서 작업을 완료할 것이다. 분명히, M은 5부터 증가되기 때문에, 연속 상관기의 성능 이득은 증가되기만 할 것이다.

기지국 핸드오프에 대한 최초의 습득으로부터 다중경로 복조에 이르는 탐색시간을 감소시키는 것은 분명한 이점이 존재한다. 유연성과 하드웨어 효율과 고속 탐색을 결합하는 탐색기가 기술상 필요하다.

본 발명은 통신에 관한 것이다. 특히, 본 발명은 프로그램가능한 매칭 필터 탐색기를 이용하여 파일롯 신호를 검출하는 신규하고 개선된 방법 및 장치에 관한 것이다.

본 발명의 특징, 목적 및 장점들은 도면을 참조로 상세하게 설명될 것이다.

도 1은 셀룰러 전화 시스템의 블록도이다.

도 2는 종래 기술의 연속 상관기 탐색기의 블록도이다.

도 3은 종래 기술의 매칭 필터 탐색기의 블록도이다.

도 4는 본 발명의 전형적인 실시예에 따라 구성된 블록도이다.

도 5는 QPSK 역확산기를 도시한다.

도 6은 BPSK 역확산기를 도시한다.

도 7은 본 발명에 따라 구성된 상세한 블록도이다.

탐색을 위한 신규하고 개선된 방법 및 장치가 개시되어 있다. 본 발명의 일 실시예에 따라, 탐색기는 매칭 필터의 병렬 계산 특성에 유연성을 부가하며, 여러 개의 코히런트 누산 및 가변 개수의 논-코히런트 누산이 리소스가 충분한 방식으로 탐색 가정의 넓은 범위에 대하여 고속에서 수행될 수 있다. 본 발명의 상기 전형적인 실시예는 다중 윈도우를 탐색하기 위하여 시간 구획된 방식으로 매칭 필터 구조의 병렬 사용을 가능하게 한다. 또한, 탐색기는 각각의 탐색 윈도우에 대하여 선택적이면서 독립적인 월시 디커버링을 가능하게 한다. 시간-점유 접근방식은 임의의 오프셋의 선택적 주파수 탐색을 가능하게 한다.

전형적인 실시예에서, I 및 Q 채널 데이터는 매칭 필터 구조를 이용하여 역확산된다. 역확산의 동상 및 직교 크기는 시간의 프로그램가능한 지속시간동안 합산을 위하여 코히런트 누산기에 전달된다. 크기 누산기는 에너지 측정을 수행하기 위하여 제곱 및 합산된다. 에너지 측정은 논-코히런트 누산을 수행하기 위하여 제 2 프로그램가능한 시간에 누산된다. 결과값은 그 오프셋에서 파일롯 신호의 공산을 결정하는데 사용된다.

각각의 매칭 필터 구조는 데이터를 수신하는 N-값 시프트 레지스터, 역확산되고 선택적인 월시 디커버링을 수행하기 위한 프로그램가능한 탭 뱅크, 및 최종 필터 탭 계산을 합산하기 위한 가산기 구조를 포함한다. 매칭 필터 구조는 역확산에 대한 여러 스트림의 탭값을 제공하는 멀티플렉서에 의하여 제시된 바와 같이 다중 윈도우를 탐색하기 위하여 시간-점유 방식으로 선택적으로 사용될 수 있다(선택적 월시 디커버링은 탭 값에 포함된다). 또한, 선택적 위상 회전기는 주파수 탐색을 수행하기 위하여 멀티플렉싱된 위상값을 적용하는데 추가될 수 있다. 매칭 필터구조의 매 사이클은 시프트 레지스터의 데이터를 기초로 N 계산을 포함한 특정 오프셋(선택적 월시 디커버링 및 선택적 위상 회전)에 대한 중간 계산을 만든다. 마스킹 특성은 N보다 작은 값을 사용하여 계산이 수행될 수 있도록 한다. 선택성과 같은 특징을 식별하는 것은 다른 특징들이 필요하다는 것을 의미하지는 않는다. 본 발명의 서로 다른 측면들은 서로 다른 실시예에서 통합 또는 생략될 수 있다.

본 발명의 일 실시예에 따라 구성된 블록도가 도 4에 도시되어 있다. I 및Q 데이터(이후 D_I및 D_Q)는 각각 시프트 레지스터(400,402)에 입력된다. 본 발명의 매칭 필터 성분의 크기는 시프트 레지스터의 메모리 위치의 개수(N)로 주어진다. 데이터는 연속적으로 로딩되고 일정한 비율로 시프트 레지스터를 시프팅한다. 전형적인 실시예에서, 데이터는 칩율의 두배에서 로딩된다. 이것은 매 칩과 1/2 칩 경계에서 탐색을 가능하게 한다.

시프트 레지스터(400,402)의 데이터는 역확산기(410)로 로딩되는 I 및 Q PN 시퀀스(이후 PN_I및 PN_Q)의 N-비트 부분으로 상관된다. QPSK 확산 파일롯 신호를 역확산하기 위해, 복소수 역확산이 수행된다: (D_I+jD_Q)·(PN_I+jPN_Q)=(D_IPN_I+D_QPN_Q)+j(D_QPN_I-D_IPN_Q). 도 5는 N-스테이지 QPSK 역확산기의 한 스테이지를 도시한다. D_I의 N값중 하나는 곱셈기(600)에서 해당 탭값(PN_I)만큼 곱해지고, 곱샘기(604)에서 해당 탭값(PN_Q)만큼 곱헤진다. 유사하게, D_Q는 각각 곱셈기(604,606)에서 탭값 PN_I및 PN_Q만큼 곱해진다. 곱셈기(600,606)의 출력은 가산기(608)에서 가산된다. 곱셈기(604)의 출력은 가산기(610)에서 곱셈기(602)의 출력으로부터 감산된다. 가산기(608)의 출력은 역확산 I 값이다. 가산기(610)의 출력은 역확산 Q 값이다. N 스테이지가 존재하기 때문에, N 복소수 결과가 존재할 것이다.

본 발명은 BPSK 역확산에 유용하다. 이 경우, 상관을 위해 단지 하나의 PN 시퀀스가 존재하며, 이는 역확산기(410)의 I 및 Q 모두에 대한 탭값을 제공한다.도 5에 도시된 회로는 PN_I및 PN_Q에 전달되는 단일 PN 시퀀스와 함께 사용될 수 있다. 도 6은 만일 단지 BPSK 역확산만을 원한다면 이용될 수 있는 단순화된 역확산기를 도시한다. D_I및 D_Q는 각각 곱셈기(612,614)의 PN 시퀀스만큼 곱셈된다. 그 결과는 역확산 I 값을 생성하기 위해 가산기(616)에서 가산된다. 곱셈기(612)의 출력은 역확산 Q 값을 생성하기 위하여 가산기(618)의 곱셈기(614)로부터 감산된다. 또한 N 스테이지가 존재하기 때문에 N 복소수 결과가 존재할 것이다.

도 5와 도 6은 사용중인 곱셈기를 도시하였지만, 기술상 공지되어 있다. 탭값이 바이너리일 때, 전형적인 실시예에서와 같이 값 1과 -1만으로 구성되며, 적당한 데이터 포맷이 D_I및 D_Q를 위하여 선택되며, 역확산 단계는 단지 XOR 게이트 및 멀티플렉서(자세하게 도시하지 않았음)만을 이용하여 달성될 수 있다.

도 4를 참조하면, N 역확산 I 및 Q 값은 역확산기(410)에서 생성되고 가산기(420,422)에서 각각 가산된다. 시프트 레지스터(400,402)의 데이터 시간의 각각에서, 새로운 합이 가산기(420,422)에서 계산된다. 각각의 합은 특정한 오프셋의 N-칩 코히런트 누산이다. 상기 프로세스는 역확산기(310)의 탭값을 변경하지 않으면서 프로그램가능한 사이클 수에 대하여 반복된다. 예를 들어, 매칭 필터 크기의 전형적인 실시예에서, N은 64이다. 64의 탐색 윈도우 크기(L) 및 256의 코히런트 누산(C)이 바람직하다. 이 경우, 탭값은 역확산기(410)에 로딩된 윈도의 시작에 사용되며, 데이터는 시프트 레지스터를 통하여 사이클링되고, 각각의 사이클에서 가산기(420,422)의 결과를 생성한다.

각각의 결과는 각각 코히런트 누산기(430,432)로 로딩된다. 상기 누산기는 한번에 여러 누산을 수행한다. 전형적인 실시예에서, 이들은 RAM 기반형이다. 각각의 사이클동안, 적당한 부분 누산기가 검색되고, 가산기(420) 또는 가산기(422)의 출력에 추가되며, 최종 부분 누산은 다시 RAM에 저장된다. 상기 예에서, 64 사이클이 지나가면, 첫번째 64 I 및 Q 합이 누산기(430,432)에 로딩된다. 상기 합의 각각은 64의 C에 해당하고, 이는 매칭 필터의 폭이다.

이 시간동안, 새로운 세트의 역확산기(410)에 대한 새로운 탭값이 계산된다. 이들이 계산되면, 첫번째 패스에서 테스트된 동일한 64 오프셋 가정이 다시 테스트될 수 있다. 만일 탭값이 변하지 않는다면, 새로운 오프셋은 전체 PN 스페이스가 탐색될 때까지 각각의 사이클에서 테스트될 것이다(상술한 표준 매칭 필터 탐색기와 유사). 매칭 필터 절차는 다른 64 사이클에서 반복된다. 이 경우, 각각의 결과는 누산기(430,432)에 저장된 것과 같은 오프셋에 대한 해당 부분 누산과 합산된다. 64 사이클이 지나간 후에, 각각의 부분 누산은 두개의 64 칩 부분 누산으로 구성되고, 128의 C에 해당한다. 프로세스는 두번 더 반복되고, 누산기는 256의 원하는 C에 대한 누산된 네개의 64 칩값을 가질 때까지 각각의 시간에 탭을 변경시킨다. 상기 구성에서, 탐색기는 N의 정수배인 임의의 C에서 코히런트 누산을 수행할 수 있다. 코히런트하게 탐색될 수 있는 윈도우 크기는 누산기(430,432)에 저장될 수 있는 부분 누산기의 개수에 의하여 결정될 수 있다. (C의 위쪽 경계는 사용된 결정 비트의 수 및 사용된 기술에 의하여 결정된다. 당업자는 원하는 C값을 수용하는 회로를 쉽게 설계할 수 있다.)

PN 탭 값을 로딩하는 것은 다음과 같이 수행된다: PN 시퀀스는 동일 세트의 가정이 테스팅되거나 새로운 세팅이 시작되는 것에 따라 서로 다르게 생성될 것이다. 전형적인 실시예에서, PN 시퀀스는 PN 생성기를 기초로 선형 피드백 시프트 레지스터(LFSR)에 의하여 생성된다. 탭 생성의 타이밍은 예와 함께 설명된다. 전형적인 실시예에서, 매칭 필터는 N값 폭이고, N 비트 탭 시퀀스가 생성되어야 한다. 단순하게 동일한 율에 존재하는 칩율에서 데이터가 변경되는 것을 가정하면, PN 생성기는 업데이트되어야 한다. 이것은 전형적인 실시예와 반대이며, 여기에서 데이터는 두배의 칩율에서 업데이트되며, 따라서 두개의 데이터 샘플이 각각 PN 상태와 상관된다. 128의 윈도우 크기에 대한 C=192 값을 누산하기를 원한다고 가정한다. PN 생성기는 역확산기(432)에 로딩되는 적당한 첫번째 64 I 및 Q 탭값을 생성한다. 64 세트의 데이터는 시프트 레지스터(400,402)를 통하여 사이클링될 것이다. 각각의 세트에 대하여 64값 코히런트 I 합이 계산되고, 논-코히런트 누산기(430)에 저장되며, 64 값 코히런트 Q 합이 계산되어 누산기(432)에 저장된다. 각각의 코히런트 합은 탐색된 첫번째 64 순차 오프셋 가정중 하나에 해당한다. 192의 C가 바람직하다면, 상기 64 사이클은 192에 도달하기 위하여 3회 반복되어야 한다. 그러나 적당한 단계가 입력 데이터에게 역확산기(410)의 PN 탭을 적당하게 할당해 주어야 한다. 제 2 세트의 코히런트 값을 생성하기 위하여 동일한 오프셋이 다시 테스팅되어야 한다. 입력 데이터를 생성하는데 사용되는 PN 생성기는 포워드 64칩을 이동시킨다. 또한 동일한 오프셋을 다시 테스트하기 위하여 새로운 세트의 PN 값 64칩을 포워드 로딩할 필요가 있다. 이러한 값들은 첫번째 64합이 생성되는 동안 PN 생성기에 의하여 생성된다. 프로세스는 192칩의 코히런트 누산기를 생성하기 위하여 세번째 세트에 대하여 반복된다.

탐색 윈도우의 첫번째 반이 수행된다. 입력 데이터를 생성하는데 사용되는 PN 생성기는 64칩을 다시 포워드 이동시킨다. 만일 동일한 이전 PN 시퀀스를 역확산기(410)에 로딩한다면, 첫번째 64오프셋에서 더 많은 데이터를 수집할 것이며, 이는 상기 예에서는 필요하지 않다. 대신, 64의 오프셋을 다음 64오프셋을 테스트하기 위하여 유입시키고자 한다. 이는 PN값을 업데이트시키기 않고서 단순하게 이것을 행할 수 있다(왜냐하면, 입력 데이터의 PN 시퀀스는 역확산기(410)의 현재값과 관련하여 앞서기 때문이다). 첫번째 64 계산이 두번째 1/2 윈도우에 대하여 수행되었을 때, 새로운 세트의 PN값은 상술한 바와 같이 동일한 오프셋에서 더 많은 데이터를 수집하기 위하여 역확산기(410)에 로딩되어야 한다. 프로세스는 192칩의 데이터가 계산될 때가지 반복된다.

I 및 Q 데이터의 코히런트 누산이 상술한 바와 같이 완료되었을 때, 최종값은 에너지 계산기(440)에서 도시된 바와 같이 제곱되어 합산된다(I^2+Q^2). 각각의 오프셋에 대한 결과는 논-코히런트 누산기(450)에 로딩된다. 이 누산기는 누산기(430,432)와 유사한 다중 누산이 가능한 누산기이다. 프로그래밍된 개수(M)의 논-코히런트 누산기에 대하여, 독립적인 코히런트 누산값은 탐색 윈도우의 각각의 오프셋에 대하여 누산된다. 에너지가 논-코히런트 누산기(450)에 저장되는 각각의 시간에, 코히런트 누산기(430,432)의 부분 누산은 다른 C 계산을 위해 리셋된다.

당업자는 논-코히런트 누산기(450)에 저장된 결과를 처리하기 위하여 여러솔루션을 사용할 것이다. 전형적인 실시예에서, 논-코히런트 누산기(450)의 결과는 그 값들이 만일 존재한다면 탐색 윈도우의 어떤 오프셋이 파일롯 신호의 위치에 해당하는지를 결정하기 위하여 조사되는 DSP(460)에 전달된다. DSP(460)는 원하는 동작을 수행할 수 있는 임의의 DSP이거나 마이크로프로세서일 수 있으며, 모든 메칭 필터 탐색 절차를 제어할 수 있다. 이것은 탐색기 전용일 수 있거나, 탐색기 기능이 작은 여러 작업들을 보충할 수 있으며, 상기 작업들은 DPS(400)가 가입자 유니트의 동작시에 수행된다. 상술한 전체 프로세스는 만일 필요하다면 여러 탐색 윈도우에 대하여 반복될 수 있다.

도 5는 본 발명의 전형적인 실시예를 도시한다. 수신된 신호는 안테나(501)에 의하여 수집된다. 수신된 신호는 RX_IQ_DATA(500)으로 표시된 수신기에서 처리된다. 수신기는 8배 칩율에서 샘플링된 디지털 형식의 I 및 Q 데이터 스트림을 제공할 필요가 있는 모든 프로세싱을 수행한다. 다른 여러 샘플링율이 또한 기술상 공지된 것으로 사용될 수 있다. 이러한 샘플들은 mux(504)를 통하여 서브샘플러(506)에 전달될 수 있으며, 8배 칩율 I 및 Q 샘플 스트림은 전형적인 실시예의 다른 가능성들 사이에서 선택된 비율인 2배 칩 스트림으로 감소된다. 2배 칩 I 및 Q 데이터 스트림은 이후에 mux(508)에 공급된다.

샘플 RAM(502) 및 mux(504,506)는 데이터 소스 옵션을 이룬다. I 및 Q 샘플들은 8배칩과 2배칩에서 샘플 RAM(502)에 저장될 수 있다. 8배 칩율 스트림은 상술한 바와 같이 mux(504)를 통하여 서브샘플러(506)에 전달될 수 있다. 선택적으로 2배칩 스트림은 mux(508)을 통하여 서브샘플러(506)를 바이패스할 수 있다. 분명히, 적은 RAM 저장은 8배칩 데이터를 저장하는 것보다 2배칩 데이터를 저장하는 것이 요구된다. 상기 데이터 소스 옵션은 본 발명을 실행하기 위하여 의무적인 것은 아니다. 이동국 및 수신기의 나머지가 저전력 또는 유휴 모드에 있는 동안 데이터를 처리할 수 있는 추가의 이점을 제공할 것이다. 오프셋 가정의 여러 탐색 윈도우는 동일한 샘플 데이터의 그룹에서 테스트될 수 있다. 결과는 상태가 나빠지도록 외부 상태가 변경되기 전에 생성되는한, 상기 절차는 전력을 절약할 수 있다. 샘플 RAM(502)은 수신기(500)와 다른 값으로 선택적으로 로딩될 수 있다. 또한 다른 복조 활동을 위하여 샘플 RAM(502)으로부터 저장된 데이터를 이용할 수 있다(8배 칩율 샘플링이 적당하다). 샘플 RAM(502)은 나중의 추가 프로세싱을 위해 로딩될 것이며, 동시에 저장된 샘플에 대한 탐색을 수행할 것이다.

이득(510)은 필요할 수도 있는 임의의 증폭을 제공하는 선택적 블록이다. 회전기(512)는 제거되기 원하는 주파수 오프셋이 존재하는 상황에서 추가될 다른 옵션이다. 그 결과는 N-비트 시프트 레지스터(514)에 전달된다. 상술한 옵션들의 조합이 필요할 수도 필요하지 않을 수도 있다. I 및 Q 데이터 스트림은 N-비트 시프트 레지스터(514)에 직접적으로 전달될 수 있다. 게다가, QPSK 역확산 및 코히런트 탐색을 수행하기 위하여, I 및 Q 경로에 대한 회로가 도 4에 도시된 바와 같이(또는 동일한 시간-분담) 수행될 필요가 있다는 것은 분명하다. 단순함과 명료함을 위하여, I 및 Q 경로는 단일 경로로 도시될 것이다. 예를 들어, N-비트 시프트 레지스터(514)는 2N-비트 저장 엘리멘트, I값에 대하여 첫번째, Q값에 대하여 두번째로 구성된다.

I 및 Q 샘플들은 QPSK 역확산기(518)에 전달된다. 샘플들은 mux(516)를 통하여 전달된 PN 시퀀스로 역확산된다. 본 발명은 타임-분담에 의하여 병렬 이용하는 데 크게 도움이 된다. 선택적 월시 커버링을 가진 네개의 서로 다른 PN 스트림이 mux(516)에 대한 입력으로서 도시되어 있다. 전형적인 실시예에서, 회로는 8배 칩율(chipx8)의 내부 클록율에서 동작한다. 상술한 바와 같이, I 및 Q 샘플들은 2배 칩율에서 전달된다. 이것은 탐색기가 온칩 경계외에 각각의 칩 사이의 오프셋이 수행되는 것을 가능하게 한다. 이처럼, 매칭된 필터 하드웨어는 각 세트의 데이터에 대하여 4배만큼 이용할 수 있도록 한다. 그러므로, 네개의 서로 다른 PN 시퀀스는 4 서로 다른 윈도우를 동시에 탐색하는데 사용될 수 있다(또는 4 서로 다른 월시 코드를 가진 단일한 PN 시퀀스, 또는 임의의 이들의 조합). 데이터율과 관련하여 시스템 클록을 증가시킴으로써, 크거나 적은 윈도우들이 동시에 탐색될 수 있다.

역확산값들은 마스크 블록(519)에 입력하는 것으로 도시되어 있다. 이것은 적은 N 코히런트 계산이 수행되도록 사용될 수 있는 선택적 블록이다. 예를 들어, 전형적인 실시예에서, N은 64로 세팅된다. 만일 오직 C=32만이 바람직하다면, 마스크는 64결과의 제로값에서 32로 세팅될 수 있다. 이것은 또한 레거시(lagacy) 알고리즘을 본 발명에 이용할 때 편리하다. 예를 들어, 알고리즘은 152의 C로 세팅될 필요가 있다. 마스크는 64값 계산의 2회 반복동안 디스에이블될 수 있다. 나머지 152-128=24 데이터칩은 마스크 세팅에 의하여 추가될 수 있다. 선택적인 마스크 위치가 동일한 기능을 수행할 수 있으며, N-비트 시프트 레지스터(514)의데이터를 제로로 만드는 것을 포함한다는 것은 당업자들에게 자명하다. (마스크는 해상력을 희생하여 가산기 트리를 다운시키는데 선택적으로 적용될 수 있다.)

최종 NI값 및 NQ값은 가산기 트리(520)에 전달될 것이며, 총 I합 및 총 Q합이 계산될 것이다. 전형적인 가산기 트리가 도 5에 도시되어 있지만, 임의의 가산기 구조가 합산을 수행하는데 이용될 수 있다(예를 들어, 연속 가산기는 매칭 필터보다 빠르게 동작한다).

Mux(522) 및 위상 회전기(524)는 본 발명을 강화시킬 수 있는 다른 옵션을 보충한다. 네개의 서로 다른 위상값(θ₀,θ₁,θ₂,θ₃)은 mux(522) 및 회전기(524)에 포함될 수 있다. 이것은 위상 오프셋 가정에서 네개의 주파수의 주파수 탐색을 가능하게 한다. 물론, 시스템 클록 선택이 입력 I 및 Q 데이터율과 관련하여 작거나 큰 여분 사이클을 제공한다면, 작거나 큰 주파수가 탐색될 수 있다. 주파수 탐색 및 mux(516)를 이용하는 PN 탐색의 총 개수는 단일 매칭 필터 구조에 대한 여분 사이클의 개수보다 클 수 없다. 예를 들어, 전형적인 실시예에서, 데이터는 2배 칩율에서 업데이트된다. 시스템 클록은 8배칩에서 동작하며, 따라서 4개의 사이클이 이용된다. 4 탐색의 임의의 조합은 각 세트의 데이터에 대하여 수행될 수 있다. 예를 들어, 단일 PN 시퀀스는 역확산기(518)의 모든 역확산에 대하여 사용될 수 있다. 이후에, 네개의 서로 다른 주파수가 탐색될 수 있다. 선택적으로, 단일 주파수가 탐색될 수 있으며, 네개의 서로 다른 PN/월시 조합이 탐색될 수 있거나, 2개의 서로 다른 PN/월시 조합이 2개의 서로 다른 주파수와 함께 탐색될 수 있거나, 4개의 서로 다른 PN/월시 조합이 하나의 서로 다른 주파수를 각각 가진다.

도 4와 관련하여 설명한 바와 같이, 매칭 필터의 결과는 코히런트하게 누산되어야 한다. 전형적인 실시예의 코히런트 누산기는 도 7의 아이템(526-540)으로 이루어진다. 당업자는 본 발명을 실행시키기 위하여 쉽게 대체될 수 있는 누산기를 생성하기 위한 여러 수단들이 존재한다는 것을 인식할 것이다. Mux(526) 및 게이트(528,540)는 타이밍을 수행하기 위하여 하나의 방법을 보여준다. 네개의 탐색은 입력 데이트의 각 사이클동안 수행될 수 있다. 이러한 각각의 누산기들은 시간할당될 필요가 없으며, 따라서 mux(526)에 대한 입력에 의하여 각각 네개의 누산이 시작된다: start_co_accum0 - start_co_accum3. 상기 신호들이 결정되었을 때, 회전기(524)의 값은 가산기(530)에서 제로에 추가될 것이며, 이는 효과적으로 누산을 리셋한다. 그렇지 않다면, 부분 누산이 mux(538)로부터 획득된 가산기(530)에서 회전기(524)의 값에 추가될 것이다.

아이템(532-538)은 누산기의 전형적인 저장 엘리멘트를 이룬다. 저장 엘리멘트는 각 사이클동안 판독 및 기록될 필요가 있다. 듀얼 포트 RAM이 사용될 수 있으며, 또한 단일 포트 RAM이 두배 사이클율에서 액세스될 수 있다. 판독되고 기록된 두개의 단일 포트 램은 작업을 잘 수행한다. 또한 단일 포트 코히런트 RAM(534)이 도시된 바와 같이 사용될 수 있다. 시간 사이에는 언제나 지연이 존재하기 때문에, 특정 부분 누산이 저장되고, 액세스가 필요할 때, 버퍼링은 각 사이클에서 RAM이 선택적으로 판독 또는 기록될 수 있도록 사용될 수 있다. RAM 폭은 부분 누산폭의 두배가 될 것이다. 하나의 부분 누산은 버퍼(532)에 저장되고, 이때 코히런트 RAM(534)이 판독된다. 판독 데이터는 두개의 부분 누산으로 구성되며, 그 첫번째는 버퍼(536)에 저장되고, 두번째는 상술한 바와 같이 mux(538)를 통하여 게이트(528)에서 처리된다. 선택적인 사이클에서, 버퍼(532)에 저장된 것과 함께 가산기(530)의 부분 누산은 코히런트 RAM(534)에 기록될 것이다. 어떠한 데이터도 판독에 이용될 수 있기 때문에, mux(538)는 게이트(528)에 공급하기 위하여 버퍼(536)의 부분 누산을 선택할 것이다. 이러한 절차는 더블 패킹(double packing)으로 공지되어 있다.

mux(526)의 동일한 시작 신호는 최종 코히런트 누산기의 출력을 제어한다. 누산기가 시작하지 않았을 때, 게이트(540)는 디스에이블될 것이며, 따라서 그 출력은 제로값이 될 것이다. 새로운 누산이 시작될 때, 이는 완료되기 이전에 해당하며, mux(538)의 값은 게이트(540)를 통하여 에너지 계산기(542)에 공급된다(게이트(528)는 상기 값이 가산기(530)에 동시에 입력되는 것을 방지한다). 상기 포인트까지 I 및 Q 경로업이 모두 존재하며, 따라서 에너지 누산기(542)는 도 5에는 명료함을 위하여 단지 하나만이 도시되었지만, 두개의 코히런트 누산기로부터 I 및 Q값을 수신한다. I값은 제곱되어, 제곱된 Q값에 추가되고, 그 결과는 가산기(548)에 제공된다. 에너지 누산기(542)의 출력은 모든 사이클에 대하여 제로이지만, 코히런트 누산 주기당 하나이다.

아이템(544-558)은 상술한 누산기와 동일한 하나의 논-코히런트 누산기(I 및 Q는 현재 병합되어 있다)를 이룬다. 가산기(548)는 버퍼(550), 논-코히런트 RAM(552), 버퍼(554) 및 mux(556)으로 이루어진 더블-패킹된 RAM에 에너지 부분 누산을 제공한다. 타이밍 제어는 게이트(546,558)와 관련하여 신호(start_nc_accum0 - start_nc_accum3)와 mux(544)를 통하여 유사하게 실시된다.

게이트(558)를 통과한 논-코히런트 누산의 결과는 각각의 오프셋 가정과 연관된 에너지값이다. 상술한 바와 같이, 전체 구조는 블록(564)에 도시된 마이크로프로세서 또는 DSP를 통하여 제어될 수 있다. 이 값들은 예를 들면 미리 결정된 임계값에 대한 각 값들을 비교함으로써 파일롯의 위치를 결정하는데 사용될 수 있다.

전형적인 실시예에서, 피크 검출기(560)는 가정을 위한 에너지값을 수신한다. 피크 검출기는 에너지 피크로부터 떨어진 1/2칩인 상기 임계 에너지값을 수신한다. 피크 검출을 위한 알고리즘은 다음과 같다. E(n)의 경우, n번째 오프셋에서 에너지로서 정의되고, 피크는 만일 다음이 진실이라면 검출될 것이다:

E(n-1) ＜ E(n) 및 E(n) ＞＝ E(n+1) (1)

윈도우 경계에서의 에너지값이 절약될 수 있으며 또한 경계에서 잠재 실패 피크를 제거하기 위하여 필터링된다. 이것은 DSP(564)에서 잠재적으로 추가의 백엔드 필터에서 실행될 것이다. 피크 필터링후에 나머지 피크는 분류 큐(562)에 전달된다. 분류 큐(562)는 각각의 탐색 윈도우에 대한 4개에서 8개의 최대값을 생성하는데 사용된다. 각각의 에너지값 및 그 관련 PN 위치(또는 오프셋)은 큐에 저장된다. DSP(564)는 윈도우 탐색이 완료되어 분류 큐에 저장된 값에 액세스할 때 인터럽트를 통하여 통지된다.

본 발명은 큰 유연성을 제공하며, 이에 관하여 대부분이 설명되었다. 종래설명으로부터 변수 L,C,M 및 N(가정, 코히런트 누산, 논-코히런트 누산의 수 및 탭의 수)을 상기하자. 주파수 탐색에 대한 추가 변수(f)를 포함한다. 탐색기 효율을 증가시키기 위하여, 클록율이 전형적인 실시예에서 주어진 것으로부터 증가될 수 있다. 효율은 콜록율과 직접적으로 스케일링된다. T를 클록율 스케일링에 기인한 구조의 병행 사용에 이용될 수 있는 타임-분담 사이클의 수라고 정의한다. 본 발명은 총 사이클수와 동일한 프로덕트(LCMf)에 의하여 주어진 임의의 탐색 조합을 가능하게 하며, 연속 상관기는 상기 탐색을 수행하여야 한다. 본 발명은 더 큰 비율에서 탐색을 수행할 수 있다: LCMf/NT.

본 발명의 임의의 특정한 실행의 구조적 레벨에서의 스케일성이 또한 존재한다. 대체로 동일한 하드웨어에 대하여 어떠한 종류의 탐색 특성이 바람직한가에 따라 다수의 구성이 이용될 수 있다.

다음은 각각 대략 동일한 복잡도를 가진 세개의 구성예이다(그리고 이 경우 각각 동일한 클록율이다: 데이터는 2배칩과 8배 칩의 시스템 클록에서 변화한다). 첫번째 옵션은 크기 N=32인 네개의 매칭 필터에 의하여 공유된 N=32 크기의 단일 레지스터를 이용하는 것이다(각각 네개의 매칭 필터는 도 5에 도시된 바와 같이 시간-멀티플렉싱을 통하여 네개의 병행 탐색기를 포함한다). 상기 옵션은 최소 C=32, 최소 L=64, 및 병행 탐색기의 수, S=16을 제공한다. 두번째 옵션은 N=64인 하나의 레지스터와 두개의 병행 N=64 매칭 필터를 사용하는 것이다. 여기에서 최소 C=64, 최소 L=128, S=8이다. 세번째 비교할만한 크기를 가진 옵션은 도 5에 도시된 바와 같은 하나의 N=128을 사용하는 것이다. 여기에서, 최소 C=128, 최소L=256, S=4이다. 상기 세개의 예들이 완전하다는 것을 의미하지는 않지만, 본 발명의 수개의 잠재적 실시예를 도시한 것이다.

그러므로, 프로그램가능한 매칭 필터 탐색기에 대한 방법 및 장치가 도시되었다. 본 발명을 당업자가 이용하도록 설명하였다. 본 발명의 범위내에서 당업자는 다양한 변용을 시도할 수 있다. 그러므로 본 발명은 상기 실시예에만 국한되지 않으며 본 명세서의 원칙 및 신규한 특성의 최대 범위에 해당한다.

Claims

입력 데이터 세트를 수신하는 시프트 레지스터;

PN 시퀀스를 생성하는 PN 생성기;

상기 PN 시퀀스를 로딩하며, 상기 입력 데이터 세트를 역확산하며, 중간 결과를 합산하는 로딩가능 매칭 필터; 및

상기 합들을 수신하고, 한 세트의 누산된 합을 생성하기 위하여 상기 합들을 세트로 누산하는 누산기를 포함하는 프로그램가능한 매칭 필터 탐색기.
입력 동상(I) 데이터 세트를 수신하는 시프트 레지스터;

입력 직교(Q) 데이터 세트를 수신하는 시프트 레지스터;

PN 시퀀스를 생성하는 PN 생성기;

매칭 필터를 포함하며, 상기 매칭 필터는:

상기 I 데이터 세트, Q 데이터 세트 및 PN 시퀀스를 수신하며, 역확산 I 값 세트 및 역확산 Q 값 세트를 생성하는 역확산기;

I 합계를 생성하기 위하여 상기 역확산 I 값세트를 합산하는 가산기; 및

Q 합계를 생성하기 위하여 상기 역확산 Q 값세트를 합산하는 가산기를 포함하며;

상기 I 합계를 수신하고, 누산된 I 합계 세트를 생성하기 위하여 상기 I 합계를 세트로 누산하는 I 누산기;

상기 Q 합계를 수신하고, 누산된 Q 합계 세트를 생성하기 위하여 상기 Q 합계를 세트로 누산하는 Q 누산기; 그리고

상기 누산된 I 합계 세트 및 상기 누산된 Q 합계 세트를 수신하고, 상기 누산된 I 합계 세트의 각각을 제곱하고, 상기 누산된 Q 합계 세트의 각각을 제곱하고, 에너지값 세트를 생성하기 위하여 I 및 Q 세트의 각각의 제곱 결과를 합산하는 에너지 계산기를 포함하는 프로그램가능 매칭 필터 탐색기.
제 2 항에 있어서, 상기 에너지값 세트를 수신하고 상기 에너지값 세트중 하나의 누산 세트를 생성하는 누산기를 더 포함하는 것을 특징으로 하는 프로그램가능 매칭 필터 탐색기.
제 3 항에 있어서, I 및 Q PN 시퀀스는 상기 PN 생성기에 의하여 생성되고, 상기 역확산은 QPSK 역확산을 수행하는 것을 특징으로 하는 프로그램가능 매칭 필터 탐색기.
제 3 항에 있어서, 상기 역확산은 BPSK 역확산을 수행하는 것을 특징으로 하는 프로그램가능 매칭 필터 탐색기.
제 3 항에 있어서, 여러 PN 시퀀스를 수신하고, 상기 여러 PN 시퀀스를 기초로 추가의 합계 세트를 생성하기 위하여, 상기 로딩가능 매칭 필터의 시간-분담에 대하여 상기 여러 PN 시퀀스를 전달하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 프로그램가능 매칭 필터 탐색기.
제 3 항에 있어서,

하나 이상의 위상값을 수신하는 멀티플렉서; 그리고

상기 I 및 Q 로딩가능 매칭 필터의 출력을 수신하고, 상기 멀티플렉서의 위상 출력에 따라 상기 출력을 회전시키며, 상기 I 및 Q 누산기에 그 결과를 전달하는 I 및 Q 회전기를 더 포함하는 것을 특징으로 하는 프로그램가능 매칭 필터 탐색기.
a) I 및 Q 데이터 세트를 저장하는 단계;

b) PN 시퀀스를 생성하는 단계;

c) I 및 Q 역확산값을 생성하기 위하여 상기 PN 시퀀스로 상기 I 및 Q 데이터 세트를 역확산하는 단계;

d) 상기 역확산 I값의 결과를 합산하는 단계;

e) 상기 역확산 Q값의 결과를 합산하는 단계;

f) 최종 합산된 역확산 I값을 누산하는 단계;

g) 최종 합산된 역확산 Q값을 누산하는 단계;

h) 상기 누산된 역확산 I값을 제곱하는 단계;

i) 상기 누산된 역확산 Q값을 제곱하는 단계; 그리고

j) 상기 제곱값들을 합산하는 단계를 포함하는 프로그램가능 매칭 필터 탐색 방법.
제 6 항에 있어서, 상기 제곱값들을 합을 누산하는 단계를 더 포함하는 것을 특징으로 하는 방법.
입력 데이터 세트를 수신하는 메모리;

PN 시퀀스를 생성하는 PN 생성기; 그리고

상기 PN 시퀀스를 로딩하며, 상기 입력 데이터 세트를 역확산하고 중간 결과를 합산하는 로딩가능 매칭 필터를 포함하는 프로그래가능 매칭 필터 탐색기.