KR20010107677A

KR20010107677A - 전기 퓨즈/안티퓨즈의 판독 방법

Info

Publication number: KR20010107677A
Application number: KR1020010028343A
Authority: KR
Inventors: 로베르트 카이저; 위르겐 린돌프; 헬무트 슈나이더
Original assignee: 추후제출; 인피니언 테크놀로지스 아게
Priority date: 2000-05-26
Filing date: 2001-05-23
Publication date: 2001-12-07
Also published as: EP1158538A3; DE10026243C2; KR100413893B1; DE10026243A1; EP1158538A2; US6552549B1; TW497242B; JP2002056689A

Abstract

본 발명은 특히 DRAM과 같은 반도체 메모리 장치내 전기 퓨즈/안티퓨즈(2)를 판독하는 방법에 관한 것이다. 퓨즈/안티퓨즈의 판독을 위해 기존의 일반 내부 전압(Vint) 대신 메모리 셀 필드(6)의 비트 라인(BL)의 높은 전위를 한정하는 전압(Vblh)이 사용된다.

Description

전기 퓨즈/안티퓨즈의 판독 방법{METHOD FOR READING ELECTRIC FUSES/ANTIFUSES}

본 발명은 반도체 메모리 장치내 전기 퓨즈/안티퓨즈(퓨즈는 브레이크다운 구역 또는 용융 브리지 내지는 "안전 장치(safety device)"를 말함)의 판독 방법에관한 것으로서, 상기 방법에서는 퓨즈/안티퓨즈에 전압이 인가됨으로써 상기 퓨즈/안티퓨즈의 상태가 판독되며, 이 때 반도체 메모리 장치에서는 상기 반도체 메모리 장치의 내부 전압(Vint)에 비해 감소된 전압에 의해 메모리 셀 필드의 비트라인의 높은 전위가 정해진다.

특히 반도체 메모리 장치내에서와 같이 집적 회로내에는 전기적 점화가 가능한 퓨즈/안티퓨즈가 점차 많이 사용된다. 상기 방식의 퓨즈는 점화에 의해 서로 연결되거나(안티퓨즈) 차단될 수 있다(퓨즈). 점화에 의해 차단될 수 있는 퓨즈는 점화 과정을 통해 분리되고 일반적인 "E퓨즈"로 표기되기도 한다. 그에 비해 점화에 의해 연결될 수 있는 퓨즈는 점화 과정을 통해 연결되고 "안티퓨즈"라고 표기된다. 또한 상기 안티퓨즈는 점화에 의해 도전성을 갖게 된다. 하기에서는 "퓨즈"가 "E퓨즈"뿐만 아니라 "안티퓨즈"(점화 과정의 결과를 상응하게 전환하는 경우)로도 해석되어야 한다.

도 2는 단자(3, 4) 사이에 놓이는 상이한 퓨즈(2)를 갖는 퓨즈 장치(1)를 나타낸다. 도 3에 개략적으로 도시된 2 개의 퓨즈(2)와 같이, 상기 퓨즈(여기서는 E퓨즈)가 점화되면 단자 3과 4 사이의 전기적 연결이 끊어진다. 이러한 점화는 각각의 단자들(3, 4) 사이에 상응하게 높은 전압이 인가됨으로써, 또는 레이저 빔의 영향으로 실시된다.

현재 퓨즈의 판독은 주로 각각의 반도체 메모리 장치의 칩에 사용되고 약 2 V에 달하는 내부 칩 전압(Vint) 또는 외부 공급 전압(Vdd)을 사용하여 수행된다. 도 4에는 이를 위해 적절한 회로 장치가 도시되어있다. 상기 회로 장치에 의해 퓨즈 장치(1)의 개별 단자(3)에 스위치를 통해 내부 칩 전압(Vint)이 전달될 수 있다. 퓨즈가 도전되지 않으면, 즉 점화되면 논리 상태 "1"(또는 "0")로 평가될 수 있다. 그와 반대로 퓨즈가 도전되면, 즉 점화되지 않으면 논리 상태 "0"(또는 "1")으로 측정된다.

본 발명의 발명자는 2 V의 범위내에 놓이는 내부 칩 전압(Vint)을 사용하여 퓨즈를 판독하는 경우, 다음과 같은 문제를 야기할 수 있다는 것을 최초로 발견하였다. 즉, 상기와 같이 높은 전압을 인가하면 상대적으로 노후화 과정이 빨라지고, 결국 지금까지 점화되지 않았던 퓨즈의 의도하지 않은 점화를 초래할 수도 있다.

본 발명의 목적은 빠른 노후화 과정 및 지금까지 점화되지 않았던 퓨즈/안티퓨즈의 의도하지 않은 점화를 확실하게 막을 수 있는, 전기 퓨즈의 판독을 위한 방법을 제공하는 것이다.

도 1은 퓨즈 장치 및 메모리 셀 필드를 갖춘 반도체 칩의 개략도.

도 2는 퓨즈 장치의 개략도.

도 3은 소수의 퓨즈가 점화된, 도 2의 퓨즈 장치의 개략도.

도 4는 도 2 또는 도 3의 퓨즈 장치의 판독에 적합한 회로 장치의 개략도.

* 도면의 주요 부호 설명 *

1 : 퓨즈 장치 2 : 퓨즈/안티퓨즈

3, 4 : 단자 5 : 칩

6 : 메모리 셀 필드 BL : 비트라인

Vint : 칩의 내부 전압 Vdd : 칩의 외부 전압

Vblh : 비트라인(BL)의 높은 전위를 한정하는 전압

상기 목적은 도입부에 언급한 방식의 방법에 있어서 본 발명에 따라, 감소된 전압(Vblh)의 인가에 의해 퓨즈/안티퓨즈가 판독됨으로써 달성된다.

예컨대, DRAM과 같은 반도체 메모리 장치에서는 공지된 바와 같이 비트라인의 높은 전위가 전압(Vblh)에 의해 한정된다. 상기 전압(Vblh)은 약 1.6 V이고, 따라서 내부 칩 전압(Vint)에 비해 20 내지 30 %정도 낮다. 퓨즈/안티퓨즈의 판독을 위해 지금까지 일반적으로 사용되었던 내부 칩 전압(Vint) 대신 이제 비트라인의 높은 전위를 한정하는 감소된 전압(Vblh)이 사용되면, 발명자의 실험이 보여주듯이, 그로 인해 전압이 약 2 V에서 약 1.6 V로 감소됨에 따라 퓨즈(E퓨즈 또는 안티퓨즈)의 평균 수명이 약 1.6 dec, 즉 팩터 16만큼 증가된다. 퓨즈/안티퓨즈의 판독 전압의 비교적 미미한 감소를 통해 이와 같이 수명이 현저하게 증가된다는 것, 즉 판독 전압을 20 내지 30 % 만큼만 감소시킴으로써 수명을 1.6 dec 만큼, 즉 1600 % 만큼 증가시킬 수 있다는 것은 매우 놀라운 일이며 예상치 못했던 일이다. 이러한 수명 증가에 있어서 본 발명은 E퓨즈보다 안티퓨즈에 더 바람직한 것으로 밝혀졌다.

본 발명은 도면을 참고로 하기에 더 자세히 설명된다.

도 2 내지 도 4는 이미 도입부에 설명하였다. 도면에서 서로 상응하는 부품에는 각각 동일한 도면 부호로 표시되어있다.

도 1은 비트라인(BL)을 갖는 메모리 셀 필드(6) 및 퓨즈 장치(1)를 갖춘 반도체 칩(5)을 나타낸다. 상기 반도체 칩(5)은 약 2 V에 달하는, 지금까지 특히 퓨즈 장치(1)의 퓨즈를 판독하기 위해서도 사용되는 내부 칩 전압(Vint)을 사용한다.

비트라인(BL)에는 약 1.6 V에 달하며 상기 비트라인(BL)의 높은 전위를 한정하는 전압(Vblh)이 전달될 수 있다.

본 발명에 따라 상기 전압(Vblh)은 퓨즈 장치(1)의 퓨즈를 판독하는 데에도 사용된다. 내부 칩 전압(Vint)의 판독 전압이 비트라인(BL)의 높은 전위를 한정하는 전압(Vblh)까지 비교적 미미하게 감소됨으로써, 퓨즈 장치(1)의 퓨즈의 수명이 약 1.5 dec만큼, 즉 팩터 16만큼 현저히 증가될 수 있다. 이 때 전압(Vblh)은 개별 퓨즈(2)의 상태의 신뢰성있는 판독 내지는 평가를 보증하기 위해 충분히 높다.

본 발명을 통해 빠른 노후화 과정 및 지금까지 점화되지 않았던 퓨즈/안티퓨즈의 의도하지 않은 점화를 확실하게 막을 수 있는, 전기 퓨즈의 판독을 위한 방법을 제공하는 것이 보증된다.

Claims

퓨즈/안티퓨즈(2)에 전압을 인가함으로써 상기 퓨즈/안티퓨즈(2)의 상태를 판독하고, 이 때 반도체 메모리 장치내에서는 상기 반도체 메모리 장치의 내부 전압(Vint)에 비해 감소된 전압에 의해 메모리 셀 필드(6)의 비트라인(BL)의 높은 전위가 한정되는, 반도체 메모리 장치내 전기 퓨즈/안티퓨즈(2)를 판독하기 위한 방법에 있어서,

상기 퓨즈/안티퓨즈의 판독이 감소된 전압(Vblh)의 인가를 통해 수행되는 것을 특징으로 하는 방법.
제 1항에 있어서,

감소된 상기 전압(Vblh)은 내부 전압에 비해 약 20 내지 30 % 정도 감소되는 것을 특징으로 하는 방법.
제 1항 또는 2항에 있어서,

상기 내부 전압(Vint)은 약 2 V이고, 감소된 전압(Vblh)은 약 1.6 V인 것을 특징으로 하는 방법.