KR20010102553A

KR20010102553A - 연속 가변 지연 필터를 이용하며 다상 필터와 조합된이미지 보간 및 데시메이션 방법

Info

Publication number: KR20010102553A
Application number: KR1020017011479A
Authority: KR
Inventors: 볼랜드리자게.; 잔센조한게.
Original assignee: 요트.게.아. 롤페즈; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 2000-01-10
Filing date: 2000-12-18
Publication date: 2001-11-15
Also published as: WO2001052546A3; EP1190576A2; JP2003520358A; US6600495B1; CN1354906A; WO2001052546A2

Abstract

연속 지연 패로우 필터 또는 선택가능 지연 다상 필터로서의 필터의 이용을 용이하게 하는 필터 구조가 제공된다. 원하는 스케일이 상기 다상 필터의 정의된 위상에 실질적으로 대응될 때 또는 시간이나 전력이 원하는 스케일을 정확하게 달성하는데 이용 가능하지 않을 때 보다 덜 복잡한 다상 필터가 사용되며, 그렇지 않으면, 연속 지연 패로우 필터가 사용된다. 스위치에 대한 능력에 연속 지연을 제공함으로써, 상기 다상 필터의 단들의 수가 감소될 수 있다. 또한, 패로우 필터의 직접 실시예에 비해, 실질적으로 감소된 계산 복잡도를 가진 연속 지연 데시메이션 필터를 제공하는 패로우 필터의 반전형이 제공된다. 이 반전형 필터는 또한 선택가능 스케일-해상도 능력들을 제공하기 위하여 다상 필터로서 구성가능하다.

Description

연속 가변 지연 필터를 이용하며 다상 필터와 조합된 이미지 보간 및 데시메이션 방법{Image interpolation and decimation using a continuously variable delay filter and combined with a polyphase filter}

디지탈 디스플레이 시스템에서는, 디지탈적으로 엔코딩된 이미지의 스케일링(scaling)을 행하는데 샘플 레이트 변환기(SRC)들이 사용된다. 비디오 이미지와 같은 디지탈적으로 엔코딩된 이미지는 원래 이미지의 샘플들의 어레이를 포함하고 있다. 디스플레이 스크린 영역은 원래 이미지의 샘플들의 어레이에 대응할 수 있거나 대응하지 않을 수 있는 픽셀들의 어레이를 구비하고 있다. 수평 및 수직 방향의 샘플들의 수가 수평 및 수직 방향의 픽셀들의 수와 동일하면, 스케일링은 필요없다. 각각의 샘플은 각각의 대응 픽셀에 맵핑되며, 결과적으로 얻어진 디스플레이되는 이미지는 상기 원래 이미지에 대응된다. 샘플들이 존재할 때 픽셀들의 수가 1/2이면, 모든 다른 샘플이 대응 픽셀에 맵핑된다. 결과적으로 얻어진 이미지는 원래 이미지들의 샘플링율의 1/2로 샘플링되는 이미지에 대응된다. 즉, 스케일의 변화는 샘플링율의 변화와 동일하며, 따라서 용어 '샘플 레이트 변환기'가 존재한다. 비정수 스케일링은 얻어진 샘플값의 추정에 대응하는 픽셀 값들을 발생함으로써 행해지며, 이 디스플레이 스케일에 대응되는 원래 샘플링율을 가진다. 상기 이미지가 다운 사이징, 즉 다운 컨버팅되면, 샘플값들을 "제거"하기 위하여 데이메이터(decimator)가 사용되고, 이미지가 업 사이징 또는 업 컨버팅되면 샘플값들을 "부가"하기 위하여 보간기가 사용된다. 일반적인 디스플레이 시스템은 하나 또는 둘의 디멘죤(dimension)에서 스케일링을 행하기 위하여 수직 샘플 레이트 변환기와 수평 샘플 레이트 변환기를 포함하고 있다. 상기 디스플레이 시스템이 "픽쳐 인 픽쳐(picture-in-picture)" 구성과 같은 다운 스케일링된 이미지들만을 제공하도록 구성되면, 상기 샘플 레이트 변환기들은 데시메이터만을 구비한다. 상기 디스플레이 시스템이 "줌(zoom)" 특성과 같은 업 스케일링된 이미지들만을 제공하도록 구성되면, 상기 샘플 레이트 변환기들은 보간기만을 구비한다. 업 스케일링 및 다운 스케일링을 제공하기 위하여, 일반적인 고품질의 디스플레이 시스템들의 샘플링율 변환기들은 데시메이터와 보간기를 포함하고 있다.

일반적으로, 데시메이터와 보간기는 디지탈 필터로서 구현되며, 여기서 결과적으로 얻어진 픽셀 값은 픽셀 위치의 근처에서 샘플들의 가중치 부여된 평균이다. 결과적으로 얻어진 가중치 부여된 평균을 결정하는데 사용되는 샘플들의 수는 디지탈 필터의 "탭(tap)"들의 수라고 한다. N 탭 필터에 대한 일반적인 방정식은 다음의 수학식 1로 주어진다:

[수학식 1]

여기서, x(i)...x(i-(N-1)은 N형 필터의 각각의 탭에서의 입력 샘플들이고, p는 위상이며, c(n,p)는 지정된 위상에서의 각각의 입력 샘플과 관련된 가중치이다. 각종의 스케일 팩터들을 제공하기 위하여, "다상(polyphase)" 필터가 사용된다. P-다상 필터의 각각의 위상은 다운 샘플링을 위한 출력 스케일의 1/P 또는 업 샘플링을 위한 입력 스케일의 1/P의 정수배에 대응된다.

도 1에는 P개의 위상단(110a-110p)을 가진 업 샘플링 다상 필터의 개념적 블록도가 도시되어 있다. 입력 샘플(101)들이 각각의 위상단에 제공된다. 출력이 1:P의 인자에 의해 업스케일링되면, 각각의 위상단(100a-110p)의 출력이 스위치(120)에 의해 선택되고, P개의 출력값들이 각각의 입력 샘플(101)의 수신에 응답하여 제공된다. P 출력 값들을 생성한 후에, 다음 입력 샘플(101)이 수신되고, 다른 P개의 출력들이 제공된다. 이 방식으로, P개의 출력 값들이 각각의 입력 샘플에 대해 형성되고, 이에 의해 1:P의 인자에 의한 업 스케일링이 제공된다. Q:P의 업 스케일링이 필요한 경우에는, P개의 위상단들의 Q가 각각의 입력 샘플에 대한 출력을 위해 선택된다. 예컨대, Q가 3이면, 모든 제 3 단(101a, 101d,...)이 각각의 입력 샘플에 대한 출력을 위해 선택된다.

도 2에는, P개의 위상단(110a-110p)들을 가진 다운샘플링 다상 펄터의 개념적 블록도가 도시되어 있다. 입력 샘플(101)들이 스위치(220)를 통해 단들을 선택하도록 제공된다. 상기 출력이 1:P의 인자에 의해 다운스케일링되면, 모든 P개의 단(210a-p)들의 출력이 가산기(230)에 의해 조합되며, 단일 출력값(231)이 P 개의 입력 샘플(201)의 수신에 응답하여 제공된다. 상기 출력값을 생성한 후에, P 개의 입력(201)의 다른 세트가 다음 출력 샘플(231)을 생성하는데 사용된다. 이 방식에서, 하나의 출력값이 P 개의 입력 샘플들에 대해 형성되며, 이에 의해 P:1의 인자에 의한 다운 스케일링이 제공된다. Q:1의 다운스케일링이 필요한 경우에는, Q개의 입력 샘플(201)들이 입력단(210a-p)을 선택하기 위해 제공되고, 이들 단의 출력은 단일 출력 샘플(231)을 생성하기 위한 상기 가산기(231)에 의해 조합된다.

일반적으로, N개의 탭을 가진 다상 필터는 N 개의 레지스터와 P개의 단중 각각의 단에 대해 N 개의 계수를 저장하도록 구성된 하나의 메모리를 가진 단일 필터로서 구현된다. 적절한 N개의 계수들이 각각의 필요한 출력을 생성하기 위해 상기 필터의 N개의 레지스터에 로드된다. 에이지 제.반 달프센(Age J. Van Dalfsen), 제로엔 하.제.체.스테센(Jeroen H.J.C.Stessen), 및 조한네스 제.베.엠. 잔센(Johannes G.W.M. Janssen)에 의해 1999년 4월 6일에 출원된 미국 특허 5,892,695 호의 샘플 레이트 변환기는 업스케일링 및 다운 스케일링을 행하기 위한 다상 필터 구성을 공개하며, 본원 명세서의 참고문헌이 된다. 도 3에는 이 참조 문헌에 기재된 업스케일링 다상 필터가 예시되어 있고, 도 4에는 상기 참조 문헌의 다운 스케일링 다상 필터가 예시되어 있다.

도 3에서, 각각의 입력 샘플 x(i)(101)는 제 1 다상 지연 소자(310)들에 순차적으로 클럭된다. 각각의 출력 샘플 y(121)에 대해, 적절한 계수 c(n,p(q))가 승산기(320)에 인가되며, 여기서 p(q)는 각각의 출력 샘플 y(121)에 대한 다상 필터의 특정 위상에 대응되는 위상 지연이다. 업스케일링된 샘플 y(121)의 각각이 생성된 후에, 다음 입력 샘플 x(i)(101)가 제 1 다상 지연 소자(310)에 클럭되며, 이전 x(i) 샘플은 다음 지연 소자(311)에 클럭되고, 이상의 처리가 반복된다.

도 4에서, 각각의 입력 샘플 x(i)(201)에, 적절한 계수 c(n,p(q))가 승산되고, 가산기(430)를 통해 지연 소자의 내용의 루프(loop)를 행하도록 스위치(440)를 설정함으로써 중간 합이 대응 지연 소자(410,411,...)에 누산된다. 제 Q 입력 x(i)(201)가 Q:1 다운 스케일링에 도달하면, 다음 지연 소자에 전송되는 누산된 합에 적절한 c(n,p(q))*x(i)를 가산하는 가산기(430)를 통해 다음 지연 소자에 각각의 지연 소자들의 내용이 전달되도록 상기 스위치(440)가 설정된다.

다상 필터의 P개의 위상 각각에 대한 계수 c(n,p)들은 일반적으로, 필요한 승산기(320,420)에 인가되기 위해 로컬 메모리에 저장된다. N개의 탭을 가진 P-다상 필터에 대한 기억 요건은 P*N이며, 도 5에 계수 c(n,p)들의 어레이(510)에 의해 예시되어 있다. 도 5의 P개의 행 각각은 주어진 위상(p)에 대해 N 개의 계수들을 포함하며, N열의 각각은 주어진 탭에 대한 계수들 각각에 대응된다.

본원의 참고 문헌인 씨.더블유.패로우(C.W.Farrow)의 발명의 명칭 "연속 가변 디지탈 지연 회로(CONTINUOUSLY VARIABLE DIGITAL DELAY CIRCUIT)"의 미국 특허 제 4,866,647 호(1989.9.12)에는, 필터(이하, "패로우(Farrow) 필터"에 대해 기재되어 있고, 여기서, 각각의 팁의 개개의 계수는 다항식을 기초로 계산된다.계수(520)들의 각각의 열은 일반적인 곡선 피팅(curve fitting) 기술을 이용하여, 독립 변수로서 위상 p를, 종속 변수로서 이 위상에서의 계수 c(n,p)를 가진 L차 다항식(530)에 의해 근사화된다. 다항식 근사화를 이용함으로써, 위상값(p)의 계수 c(n,p)가 계산될 수 있으며, 따라서 상기 패로우 필터는 연속 위상 필터를 제공한다. 연속 위상 필터는 통상적으로 연속 지연 필터라고 한다. 1/P의 해상도를 가진 다상 필터(1:P 이상에서의 보간은 기껏해야 P 개의 특정 값에 한정되며, 추가적인 값들은 이들 P 개의 특정 값들의 복제 또는 조합임)와 대조되는 바와 같이, 연속 위상 필터의 해상도는 가상적으로 한정되지 않는다(각각의 위상은 계수 발생기의 정밀도에만 좌우되는 특정 세트의 계수들을 발생함). 다상 필터에 비해 패로우 필터의 정확도는 주로 다항식 근사화의 차수에 따라 좌우된다. 3차 다항식은 수용 가능한 정확도를 제공하며, 4차 다항식은 고품질 패로우 필터에 일반적임이 발견되었다. 상기 패로우 필터의 해상도는 곡선 피팅 계수 b(n,l)의 해상도 및 이하에서 지연 파라미터 d라고 하는, 추정 중인 위상 p에 대응하는 입력 파라미터의 해상도에 따라서만 좌우된다. 바람직하게, 곡선 피팅 계수들은 0에서 2^m-1-1의 범위가 0에서 2π의 위상 범위에 대응되도록 결정되며, 여기서 m은 지연항 d를 포함하도록 사용된 비트의 수이다.

도 6a에는 업스케일링 패로우 필터의 직접적인 실시예의 블록도가 예시되어 있다. 상기 N 개의 블록(610,611,..615) 각각은 입력 x(i)(101)과 위상 d(602)에 대응하는 출력 y(121)를 생성하기 위하여 필터(320)에 의해 사용되는 계수 c(0),c(1),...,c(n)를 계산하도록 구성된다. 상기 필터(320)는 수학식 1에 의해설명된 바와 같이 이전의 다상 필터(100)에 사용된 필터와 같은 일반적인 필터에 대응되며, 참조의 용이를 위해 여기서 반복 기재한다:

[수학식 1]

상기 패로우 필터의 동작은 다음과 같이 정의된다:

[수학식 2a]

여기서, b(n,l)는 N 개의 탭들의 계수 c(n,p)들의 각각을 계산하기 위한 L차 다항식의 계수들이다. 알 수 있는 바와 같이, 상기 패로우 필터는 상기 c(n,p) 계수들의 기억(N*P개의 기억 위치들)이 아닌 b(n,l) 계수들의 기억(N*(L+1)개의 기억 위치들)을 필요로 한다. 일반적으로, 다항식의 차수 L은 5보다 작고, 반면에 일반적인 다상 필터는 32 개 이상의 이산 위상을 가지고 있다. 그러므로, L차 다항식을 가진 패로우 필터는 P 개의 단을 가진 다상 필터에 비해 (P-(L+1))*N 개의 기억 위치를 절감한다.

패로우 필터는 보다 적은 기억 위치들을 필요로 하지만, 상기 패로우 필터는 출력 샘플마다 실질적으로 보다 많은 연산들을 필요로 하며, 따라서 다상 필터에서 출력 샘플마다 단지 N 회의 곱에 비해, 각각의 출력에 대해 적어도 N*(L+1)+L+1 회의 곱(p 제곱을 형성하기 위한 L-1 회의 곱과 탭마다의 L 회의 계수 곱과 상기 필터(320)에서의 N 회의 곱의 합)이 필요하다.

패로우 필터의 복잡도를 줄이기 위해, 다음의 변형항이 통상적으로 사용된다:

[수학식 2b]

수학식 2b의 실시예는 도 6b에 도시되어 있으며, 여기서 블록 660, 61, ..,665) 각각은 수학식 2b의 내부 합(inner summation)을 발생하도록 구성된다. 블록(660-665) 각각은 도 3의 구조를 사용하여 구현될 수 있고, 여기서 c(n,d) 항들은 대응 b(n,l) 항들에 의해 대체된다(블록 660에서 l=0, 블록 661에서 l=1,...). 상기 내부 합은 입력 샘플마다 1 회 계산되는 것만을 필요로 하며, 상이한 위상에서 후속 출력들의 각각은 각각의 위상(p)이 입력될 때 승산기(330)와 가산기(340)에 의해 계산된다. 이 실시예는 각각의 입력에 대한 N*(L+1) 개의 곱 및 각각의 출력에 대한 L 개의 곱만을 필요로 하며, 이는 상기 패로우 필터의 직접적인 실시예의 각각의 출력에 대한 N*(L+1)+L-1 개의 곱에 비해 크게 감소된 것이다. 하지만, 이 최적화는 보간에 한정되며, 여기서 다수의 출력이 각각의 입력에 대해 발생됨을 주의한다.

패로우 필터들은 주로 다상 필터에 비해 계산 복잡도로 인해 현재 일반적인 비디오 시스템들에 사용되고 있지 않다. 당해 기술 분야에 공지된 바와 같이, 하드웨어 승산기들은 회로 면적면에서 비용이 많이 들고, 고속 승산기들은 전력 면에서 비용이 많이 든다. 소프트웨어 필터들은 범용의 고속 승산기 코프로세서들의 이점을 취할 수 있지만, 각각의 승산에 대한 정보의 전송이 종종 시간면에서 너무 비용이 많이 든다. 이 문제는 데시메이션에 있어서 특히 심각하며, 여기서 도 6b의 보간 최적화된 실시예는 이용할 수 없다.

본 발명은 디지탈 신호 처리 분야에 관한 것으로, 특히 디지탈적으로 엔코딩된 이미지들을 보간(interpolating) 및 데시메이팅(decimating)하는 디지탈 필터에 관한 것이다.

도 1은 당해 기술 분야에서 일반적인 업스케일링 다상 필터의 개념도의 예를 나타낸 도면.

도 2는 당해 기술 분야에서 일반적인 다운스케일링 다상 필터의 개념도의 예를 나타낸 도면.

도 3은 당해 기술 분야에서 일반적인 업스케일링 다상 필터의 개념도의 예를 나타낸 도면.

도 4는 당해 기술 분야에서 일반적인 다운스케일링 다상 필터의 개념도의 예를 나타낸 도면.

도 5는 당해 기술 분야에서 일반적인 다상 필터에 대응하는 계수들의 어레이의 예를 나타낸 도면.

도 6a-6b는 업스케일링을 위한 종래 패로우 필터의 블록도의 예를 나타낸 도면.

도 7a-7b는 본 발명에 따른 업스케일링을 위한 조합형 다상 및 패로우 필터의 블록도의 예를 나타낸 도면.

도 8은 본 발명에 따라 다운스케일링을 위해 최적화된 패로우 필터의 블록도의 예를 나타낸 도면.

도 9는 본 발명에 따라 다운스케일링을 위한 조합형 다상 및 패로우 필터의 블록도의 예를 나타낸 도면.

도 10은 본 발명에 따른 업스케일링 및 다운스케일링 패로우 필터에 사용되는 조합형 보간 및 데시메이션 필터단의 블록도의 예를 나타낸 도면.

도 11은 본 발명에 따른 디스플레이 시스템의 블록도의 예를 나타낸 도면.

본 발명의 목적은 이미지 디스플레이 시스템의 스케일링 능력들을 개선하는데 있다. 본 발명의 다른 목적은 선택가능 스케일링 해상도 능력을 제공하는데 있다. 본 발명의 다른 목적은 데시메이션 및 보간 능력을 제공하도록 구성될 수 있는 필터를 제공하는데 있다.

이들 목적과 다른 목적은 본 발명의 다양한 형태에 의해 제공된다.

제 1 실시예에서, 연속 지연 패로우 필터 또는 선택가능 지연 다상 필터로서의 필터의 이용을 용이하게 하는 필터 구조가 제공된다. 원하는 스케일이 상기 다상 필터의 정의된 위상에 실질적으로 대응될 때 또는 시간이나 전력이 원하는 스케일을 정확하게 달성하는데 이용 가능하지 않을 때 보다 덜 복잡한 다상 필터가 사용되며, 그렇지 않으면, 연속 지연 패로우 필터가 사용된다. 스위치에 대한 능력에 연속 지연을 제공함으로써, 상기 다상 필터의 단들의 수가 감소될 수 있다.

다른 실시예에서, 패로우 필터의 직접적인 실시예에 비해, 실질적으로 감소된 계산 복잡도를 가진 연속 지연 데시메이션 필터를 제공하는 패로우 필터의 반전형이 제공된다. 이 반전형 필터는 또한 선택가능 스케일-해상도 능력들을 제공하기위하여 다상 필터로서 구성가능하다.

첨부된 도면을 참조하여 본 발명을 예로서 보다 상세히 설명한다.

도면 전반에 걸쳐 동일한 참조 부호들은 유사하거나 대응되는 구성이나 기능을 나타낸다.

도 7a에는, 본 발명에 따른 업스케일링을 위한 조합형 다상 및 패로우 필터(700)의 블록도의 예가 도시되어 있다. 조합형 필터(700)는 스위치(710)의 상태(S) 및 필터 세그먼트(760) 내에 적용되는 계수 K(n,m)들에 따라 연속 지연 패로우 필터 또는 선택가능 지연 다상 필터로서의 필터의 이용을 가능하게 한다. 본 발명에 따라, 상기 계수 K(n,m)들은 이산 지연 다상 필터링이 수행되어야 하느냐 아니면 연속 지연 패로우 필터링이 수행되어야 하느냐에 따라 다상 계수 c(n,p) 또는 패로우 필터 계수 b(n,0)가 된다.

상기 스위치(710)의 상태가 열린 상태이면, 상기 필터 세그먼트(760) 내에 적용되는 계수 K(n,m)들은 일반적인 선택가능 지연 다상 필터 계수 c(n,m)들이며, 여기서 m은 각각의 출력 샘플(121)에 대응하는 위상들의 각각에 대응된다. 이 방식으로, 상기 조합형 필터(700)는 도 1 및 도 3에 대해 위에서 설명한 바와 같이일반적인 선택가능 지연 업스케일링 다상 필터로서 동작한다.

상기 스위치(710)의 상태가 닫힌 상태이면, 제 1 세그먼트(760) 내에 적용되는 계수 K(n,m)들은 n 개의 탭 중 각각의 탭의 다항식 근사화의 정수항들에 대응되는 일반적인 연속 지연 패로우 필터 계수 b(n,0)들이다. 입력 x(i)(101)는 닫힌 스위치(710)를 통해 다른 필터 요소(661-665)의 각각에 인가되고, 각각의 다른 필터 요소(661-665)의 출력은 승산기(630)와 가산기(640)를 통해 조합된다. 이 방식으로, 상기 조합형 필터(700)는 도 6a 및 도 6b에 대해 위에서 설명한 바와 같이 일반적인 연속 지연 업스케일링 패로우 필터로서 동작한다.

설명된 바와 같이, 본 발명의 조합형 다상 및 패로우 필터(700)는 입력 샘플 x(i)(101)의 업샘플링, 즉 보간을 위해 다상 필터 또는 패로우 필터로서 선택적으로 동작한다. 이 선택은 원하는 정도의 업스케일링이 저장된 다상 필터 계수들에 의해 제공된 이산 보간 인자들 중 하나에 실질적으로 대응될 때 다상 필터 모드의 사용을 가능하게 한다. 즉, 예컨대, P 개의 세트의 다상 필터 계수들이 제공되면, Q:P의 보간 인자들이 각각의 출력 샘플에 대해 모든 제 Q 위상의 계수들을 이용함으로써 직접 달성될 수 있으며, 여기서 Q 및 P는 정수이다. 역으로, 원하는 업샘플링비가 Q:P의 보간 인자에 대응하지 않으면, 조합형 필터(700)는 패로우 필터 모드로 스위칭될 수 있으며, 여기서 Q 및 P는 정수이다. 상기 패로우 필터 모드에서, 필요한 보간 인자는 각각의 출력 샘플 y(121)와 관련된 위상 시트트, 즉 지연 d(602)을 제공함으로써 달성된다. 이 방식에서는, 달성가능한 업샘플링 비의 해상도가 도 5에 대해 위에서 설명한 바와 같이 지연 d(602)의 해상도에 따라서만 좌우된다.

다상 필터 또는 패로우 필터의 사용간의 선택은 다수의 이점을 제공할 수 있다. 디바이스, 특히 CMOS 디바이스가 소비하는 전력은 상기 디바이스에 의해 미리 형성된 동작들의 개수에 크게 좌우되며, 따라서, 패로우 필터 대신에 다상 필터의 선택에 의해 소비되는 전력은 실질적으로 보다 적다. 가능하면 보다 적은 전력의 사용이 일반적으로 바람직하다는 점 외에, 특정 응용에서 이점들이 실현될 수 있다. 예컨대, 휴대형 컴퓨터는 상기 휴대형 컴퓨터가 배터리에 의해 전원 공급될 때에는 상기 다상 필터에 의해 지원되는 보간 인자들만을 이용하도록 구성될 수 있고, 전원이 외부 소스에 의해 공급될 때에만 필요한 패로우 필터를 사용하도록 구성될 수 있다. 유사하게, 디스플레이 장치는 "디폴트" 구성으로서 도 7a의 필터 세그먼트(760)만을 포함하도록 구성될 수 있으며, 다른 세그먼트(661-665) 및 관련 승산기(630)와 가산기(640)는 추가 비용으로 구입될 수 있는 비디오 개선 모듈로서 패키지화될 수도 있다. 상기 디폴트 구성은 예컨대 이산 주밍(discrete zooming) 능력을 제공하게 되지만, 개선된 버전은 실질적으로 연속 주밍 능력을 제공하게 된다. 이들 이점, 및 다른 이점은 본 명세서로부터 당업자에게 명백하다.

도 7b에는, 도 7a의 각각의 필터 세그먼트(661-665, 760)에 대해 참조 문헌인 미국 특허 제 5,892,695 호의 구조를 사용하는 조합형 필터(700)의 실시예가 도시되어 있다. 이해가 쉽도록, 예시적인 M:1 업 스케일링이 각각의 필터 모드에서 필터(700)의 동작을 설명하기 위해 제공된다. 패로우 필터 모드에서, 각각의 입력 신호 x(i)가 각각의 필터 세그먼트에 클럭될 때, 각각의 입력 신호에 대응하는 M개의 출력 샘플 y(i+d)(121)가 각각의 출력 샘플 y(i+d)(121)에 관련된 각각의 지연 d(602)를 승산기(630)에 제공하고, 그 합을 가산기(640)를 통해 출력(121)에 전달함으로써 생성된다. 상기 M 개의 지연 d(602)는 각각의 입력 샘플 x(i)(101)에 대해 2π/M 간격의 위상에 대응한다. 다상 모드에서, 각각의 입력 샘플 신호 x(i)가 각각의 필터 세그먼트에 입력될 때, M 개의 출력 샘플 y(i+d)(121)가 각각의 출력 샘플 y(i+d)(121)와 관련된 각각의 위상 지연 d(2π/M 간격)에 대응하는 다상 계수 c(n,d)들을 제공함으로써 생성된다. 이는 각각의 위상 지연(d)에 대해 다상 필터 계수 c(n,d)들이 이용 가능함을 말한다. 상기 M 개의 출력 샘플(121)들을 제공한 후에, 다음 입력 샘플 x(i)(101)가 필터 세그먼트(760)에 클럭되고, 패로우 필터 모드이면 필터 세그먼트(661-665)에 클럭되며, 이상의 처리들이 반복된다.

상기 보간 인자가 비정수(F)이면, 처리는 위에서 설명한 바와 같이 수행되며, 각각의 지연은 입력 샘플들사이의 일부 스팬(span)들이 다른 스팬들보다 하나 많거나 하나 적은 샘플들을 포함하게 된다는 점을 제외하고 2π/F만큼 일정한 간격을 가지고 있다. 업스케일 인자가 3.6이면, 출력 샘플들간의 위상 간격은 100 도(360°/3.6)가 되게 된다. 초기 위상이 10도라고 할 때, 입력 샘플들간의 제 1 간격은 (10°,110°,210°,310°에) 4개의 샘플을 포함하게 되고, 다음 간격은 4개의 샘플을 포함하게 되며(다음 입력 샘플에 대해 (410°,510°,610°,710°) 또는 (50°,150°,250°,350°), 하지만 다음 간격은 1110°의 샘플이 다음 입력 샘플의 스팬 내에 존재하므로 3개의 샘플(810°,910°,1010°) 또는 (90°,190°,290°)만을 포함하게 된다. 입력 샘플들 사이의 모든 5개의 간격들 내에서, 3.6:1의 보간비율에 대응하는 5개의 입력 샘플들마다의 18개의 출력 샘플 전체에 대해, 3 개의 간격들은 4 개의 샘플을 포함하게 되고, 2 개의 간격들은 3 개의 출력 샘플을 포함하게 된다. 이 예에서, 다상 계수 c(n,p)가 36개의 위상에 대응되면(10°마다), 업스케일링은 스위치(710)를 통해 조합형 필터(700)를 다상 모드로 설정함으로써 수행될 수 있고, 출력 샘플들 각각은 필터 세그먼트(760)에 의해서만 생성될 수 있다. 한편, 상기 다상 계수 c(n,p)가 60개의 위상(6°마다)에 대응되면, 3.6:1 스케일링이 이들 다상 필터 계수들을 이용하여 정확하게 달성될 수 없다. 이 예에서, 조합형 필터(700)는 스위치(710)를 통해 패로우 필터 모드로 설정되며, 위에서 설명한 위상각 시퀀스 10°,110°,210°,310°,50°,150°,250°,350°,90°190°

,290°등에 대응하는 적절한 지연들이 상기 조합형 필터(700)에 입력(602)으로서 제공된다. 바람직하게, 상기 필터(700)의 시퀀싱은 "롤 오버(roll over)"로 구성된 누산기에 지연 간격을 반복적으로 제공함으로써 행해지며, 누산된 위상이 2π를 초과할 때마다 캐리(carry)를 발생하며, 이와 같이 발생된 캐리는 다음 입력 샘플 x(i)(101)의 입력을 트리거하는데 사용된다. 각각의 출력 샘플 y(i+d)에 대해, 상기 누산기의 내용(2π로 나눈 누산된 위상의 나머지)이 지연(602)으로서 제공된다. 이 동일한 누산 위상 방법은 후술되는 데시메이터의 바람직한 실시예에 사용된다.

도 8에는 본 발명에 따라 데시메이션, 즉 다운 스케일링을 위해 최적화된 반전형 패로우 필터(800)의 블록도의 예가 도시되어 있다. 각각의 필터 세그먼트(860-865)는 다음의 합을 계산한다:

[수학식 3]

여기서, 인덱스 l은 제 l 다항식 추정항에 대한 필터 세그먼트에 대응되며, b(n,l)는 도 3에 대해 설명한 추정 다항식의 계수들이며, x와 d는 입력 샘플들과 출력 y(k)에 대한 대응 지연들을 각각 나타낸다. N은 상기 필터에서 탭들의 개수이고, J는 출력 샘플마다의 입력들의 개수이다. 각각의 필터 세그먼트(860-865)의 출력은 도 2의 데시메이션 필터의 일반 형태에 대응되는 출력 y(k)(231)를 생성하기 위해 합산되며, 계수 c(n,p)들은 도 3의 패로우 필터 기초 추정 다항식에 의해 대체된다. 설명한 바와 같이, 본 발명의 이 형태에 따라, 각각의 지연항 d_k-j은 승산기(830)들에 인가되며, 이들 승산기는 서로 직렬로 연결되어 있다. 이 방식에서, 각각의 필터 세그먼트(861-865)에 대한 입력은 입력 샘플(x)과 l 제곱 지연의 곱이다. 즉, x_k-j-n*d_k-j ^l항이 상기 필터 세그먼트(860-865)의 각각에 대한 입력으로서 직접 제공되며, 이에 의해 수학식 3의 이중 합 내로 계산이 최소화된다. 이 필터(800)의 바람직한 실시예에서, 상기 필터 세그먼트(860-865)의 각각은 도 9에 도시된 바와 같이, 도 4의 구조를 사용하여 구현된다(참조문헌 US 특허 제 5,892,695 호 참조).

도 9에는, 본 발명에 따른 다운스케일링, 즉 데시메이션을 위한 조합형 다상 및 패로우 필터(900)의 블록도의 예가 도시되어 있다. 본 발명의 이 형태에 따라,상기 필터(900)는 데시메이팅 다상 필터 또는 데시메이팅 패로우 필터를 선택하는데 사용되는 스위치(910)를 포함하고 있다. 이 선택이 가능하도록, 필터 세그먼트(960)는 도 7a-7b와 관련하여 위에서 설명한 필터 세그먼트(76)와 유사하게, 다상 계수 c(n,p) 또는 패로우 필터 추정 계수 b(n,l)를 포함하도록 구성된다. 원하는 다운스케일링 인자가 저장된 다상 필터 계수 c(n,p)에 의해 지원되면, 상기 필터(900)는 위에서 설명한 조합형 다상 및 패로우 필터(700)와 유사하게, 필요한 계산들의 복잡도를 줄이기 위해 스위치(910)를 통해 다상 필터 모드로 설정된다. 이 다상 모드에서는, 필터 세그먼트(960)만이 사용되며, 출력 y(k)가 그 세그먼트(960)로부터 직접 취해진다. 원하는 다운 스케일링 인자가 저장된 다상 필터 계수들에 의해 지원되지 않으면, 모든 세그먼트(960,861-865)들이 위에서 설명한 바와 같이 추정 파라미터 b(n,l)를 기초로 l(알파벳) 개의 다항식항들을 발생하는데 사용되며, 출력 y(k)은 모든 세그먼트들의 합으로부터 취해진다. 설명되지는 않았지만, 적절한 출력 y(k)을 공통 출력 노드에 제공하는데 상기 스위치(910)의 상태(S)에 의해 제어되는 멀티플렉스 스위치가 사용될 수 있으며, 이에 의해 상기 모드가 후속 단에 "투명한(transparent)" 필터(900)에 의해 사용되게 된다.

이상에서는 본 발명의 원리들만을 예시하였다. 따라서, 여기서 명확하게 설명되거나 도시되지 않았지만, 당업자는 본 발명의 원리들을 구현하며 따라서 본 발명의 취지 및 범위 내에 속하는 각종 배열들을 발명할 수 있음을 인정해야 한다. 예컨대, 참조 문헌인 미국 특허 제 5,892,695 호에는 도 3 및 도 4의 기능들을 조합한 보간 및 데시메이션 장치가 예시되어 있으며, 따라서 필터의 N개의 탭 각각에대해 하나의 계수 승산기만을 필요로 한다. 유사한 방식으로, 도 7b 및 도 9의 필터단들이 조합(760과 960, 661과 861,..., 665와 865)될 수 있으며, 이에 따라 조합된 필터단들중 각각의 필터단의 N 개의 탭에 대해 하나의 계수 승산기만이 필요하다. 도 10에는 스위치(1010)를 통해 보간 필터단 또는 데시메이션 필터단에 대응하도록 구성될 수 있는 필터단(1000)이 예시되어 있다.

도 11에는 구성가능 필터(1140)를 포함하는 이미지 프로세서(1110)를 가진 디스플레이 시스템(1100)의 예가 도시되어 있다. 상기 필터(1140)는 하나 이상의 필터(700,800,900)들, 또는 보간 및 데시메이션을 수행하기 위해 필터단(1000)들을 구비한 조합형 필터들에 대응된다. 일반적으로, 디스플레이 시스템(1100)은 수평 및 수직 스케일링을 행하기 위한 필터들을 포함하고 있다. 제어기(11 20)는 각각의 디멘죤에서 적절한 스케일링을 결정하고, 구성가능 필터(1140)의 적절한 모드(필요한 경우, 보간 또는 데시메이팅, 이산 위상 또는 연속 위상)를 설정하며, 상기 스케일링 및 상기 모드에 따라 메모리(1130)에 의해 제공된 적절한 계수들을 결정한다.

여기서 설명한 구성가능 필터들과 디스플레이 시스템은 하드웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 예컨대, 제어기(1120)는 일반적으로 이미지 프로세서(1110)를 통해 데이타의 흐름을 제어하는 소프트웨어 프로그램으로서 구현된다. 상기 계수 메모리(1130)는 필터(1140)에 의해서만 사용되는 메모리장치일 수 있고, 또는 상기 계수들은 제어기 소프트웨어로 구현될 수 있으며, 이에 의해 시스템 메모리의 영역 내에 위치될 수 있다. 유사한 방식으로, 상기 필터(700,800,900,1000)들 모두 또는 일부는 소프트웨어로 구현될 수 있으며, 상기 블록도의 예는 소프트웨어 루틴들의 데이타 흐름도에 대응된다. 이들 시스템 및 다른 시스템 구조 및 최적화 구성은 본 명세서로부터 당업자에게 명백하며, 청구의 범위 내에 포함된다.

Claims

이미지 디스플레이 시스템(1100)에 있어서,

하나 이상의 구성가능 필터(700,800,900,1000)들과;

하나 이상의 제어가능 스위치(710,910,1010)들을 구비하며,

상기 스위치들은 상기 스위치(710,910,1010)들이 제 1 상태로 제어될 때 상기 구성가능 필터(700,800,900,1000)를 다상 필터로서 구성하고, 상기 스위치(710,910,1010)들이 제 2 상태로 제어될 때 상기 구성가능 필터(700,800,900,1000)를 패로우 필터로서 구성하도록 배열되는, 이미지 디스플레이 시스템.
제 1 항에 있어서,

상기 이미지 디스플레이 시스템(1100)은 또한 상기 구성가능 필터(700,800,900,1000)를 패로우 필터로서 구성함으로써 이미지(101)를 업스케일링하기 위한 연속 보간을 제공하도록 구성되는, 이미지 디스플레이 시스템.
제 2 항에 있어서,

상기 이미지 디스플레이 시스템(1100)은 상기 구성가능 필터(700,800,900,1000)를 반전형 패로우 필터로서 구성함으로써 상기 이미지(101,201)를 다운스케일링하기 위한 연속 데시메이션을 제공하도록 구성되는, 이미지 디스플레이 시스템.
제 1 항에 있어서,

상기 이미지 디스플레이 시스템(1100)은 상기 구성가능 필터(700,800,900,1000)를 반전형 패로우 필터로서 구성함으로써 이미지(201)를 다운스케일링하기 위한 연속 데시메이션을 제공하도록 구성되는, 이미지 디스플레이 시스템.
제 1 항에 있어서,

상기 상기 하나 이상의 구성가능 필터(700,800,900,1000)에 입력되는 이미지(101,201)의 스케일링에 대응하는 구성가능 필터(700,800,900,1000)의 출력(121,231)에 대응하는 디스플레이를 제공하도록 구성된 디스플레이 장치(1150)를 더 포함하는, 이미지 디스플레이 시스템.
제 1 항에 있어서,

상기 하나 이상의 구성가능 필터(700,800,900,1000)는,

수평 방향으로 이미지(101,201)를 스케일링하도록 구성된 수평 샘플 레이트 변환기와;

수직 방향으로 이미지(101,201)를 스케일링하도록 구성된 수직 샘플 레이트 변환기를 포함하는, 이미지 디스플레이 시스템.
제 1 항에 있어서,

상기 구성가능 필터(700,800,900,1000)는 복수의 필터단(660-665,760,860-865,960,1000)을 구비하고,

상기 복수의 필터단(660-665,760,860-865,960,1000)은,

상기 스위치(710,910,1010)들이 제 1 상태로 제어될 때 상기 다상 필터의 계수들에 대응하는 제 1 계수(c(n,p))를 수신하고, 상기 스위치(710,910,1010)들이 제 2 상태로 제어될 때 상기 패로우 필터에 대한 추정 계수들에 대응하는 제 2 계수(b(n,0))를 수신하도록 구성된 제 1 필터단(760,960)과;

상기 스위치(710,910,1010)들이 제 2 상태로 제어될 때 상기 패로우 필터에 대한 다른 추정 계수들에 대응하는 다른 계수(b(n,1))를 수신하도록 각각 구성된 나머지 제 1 필터단(661-665,861-865)을 포함하는, 이미지 디스플레이 시스템.
제 1 항에 있어서,

상기 다상 필터의 계수들에 대응하는 제 1 계수(c(n,p)), 및 상기 패로우 필터의 추정 파라미터들에 대응하는 제 2 계수(b(n,l))를 포함하도록 구성된 메모리(1130)와;

상기 스위치(710,910,1010)들이 제 1 상태로 제어될 때 상기 메모리로부터 상기 구성가능 필터(700,800,900,1000)로의 제 1 계수(c(n,p)의 전송, 및 상기 스위치(710,910,1010)들이 제 2 상태로 제어될 때 상기 메모리로부터 상기 구성가능필터(700,800,900,1000)로의 제 2 계수(b(n,l)의 전송을 용이하게 하도록 구성된 제어기(1120)를 더 포함하는, 이미지 디스플레이 시스템.
입력 샘플(201)들의 시퀀스, 및 출력 샘플(231)과 상기 입력 샘플(201)들간의 시간 관계에 대응하는 지연(802)들의 시퀀스로부터 상기 출력 샘플(231)을 생성하는 필터(800,900)에 있어서,

복수의 필터단(860-865,960)들과,

복수의 승산기(830)들과;

복수의 가산기(840)들을 구비하며,

상기 복수의 승산기(830)들은 직렬로 배열되며,

직렬 배열된 승산기(830)들 중 제 1 승산기는 상기 입력 샘플(201)들의 시퀀스의 각각의 입력을 수신하고,

상기 복수의 승산기(830)들 중 각각의 승산기는 상기 지연(802)들의 시퀀스의 각각의 지연을 수신하며,

상기 복수의 필터단(860-865,960)들은 병렬로 배열되고,

각각의 필터단은 입력과 출력을 가지고 있으며,

상기 복수의 필터단(860-865,960)들 중 제 1 필터단(860,960)은 상기 입력 샘플(201)들의 시퀀스의 각각의 입력을 입력으로서 수신하고,

상기 복수의 필터단(860-865,960)들 중 각각의 후속 필터단(861-865)들은 상기 복수의 승산기(830)들의 각각의 승산기의 대응 출력을 입력으로서 수신하며,

상기 복수의 가산기(840)들은 직렬로 배열되고,

상기 직렬 배열된 가산기(840)들 중 제 1 가산기는 상기 복수의 필터단(860-865,960) 중 제 1 필터단(860,960)의 출력 및 상기 복수의 제 1 필터단(860-865,960) 중 제 2 필터단의 출력을 수신하며,

상기 직렬 배열된 가산기들 중 각각의 후속 가산기는 상기 복수의 필터단(860-865,960)의 각각의 후속 필터단(861-865)의 대응 출력을 수신하는, 필터.
제 9 항에 있어서,

상기 복수의 필터단(860-865,960) 중 각각의 필터단은 복수의 누산기를 구비하며,

상기 복수의 누산기 중 각각의 누산기는 곱 항을 형성하기 위해 상기 필터단의 입력에 대응 계수를 곱하고, 상기 입력 샘플(201)들의 시퀀스의 각각의 입력 샘플에 대응하는 곱 항의 누산된 합을 누산하도록 구성되고,

각각의 필터단의 출력은 각각의 누산기의 누산된 합의 합에 대응되는, 필터.
제 10 항에 있어서,

각각의 누산기의 계수는 패로우 필터의 추정 계수(b(n,l))에 대응되는, 필터.
제 10 항에 있어서,

상기 복수의 필터단(861-865,960)의 후속 필터단(861-965)으로부터 상기 복수의 필터단(861-865,960) 중의 제 1 필터단(960)을 선택적으로 분리하도록 구성된 스위치(910)를 더 구비하고,

상기 제 1 필터단(960)의 복수의 누산기는 상기 스위치가 상기 후속 필터단(861-865)으로부터 상기 제 1 필터단(960)을 분리하는 제 1 상태일 때 다상 계수(c(n,p))들을, 그리고 상기 스위치가 상기 후속 필터단(861-865)에 상기 제 1 필터단(960)을 연결하는 제 2 상태일 때 패로우 필터 계수(b(n,0))들을, 계수값들로서 수신하도록 구성되며,

상기 후속 필터단(861-865)의 복수의 누산기는 패로우 필터 계수(b(n,l)를 계수값들로서 수신하도록 구성된, 필터.
입력 샘플(121,231)들의 제 2 시퀀스를 제공하기 위해 입력 샘플(101,201)들의 제 1 시퀀스를 필터링하는 방법에 있어서,

입력 샘플(101,201)들과 출력 샘플(121,231)들의 원하는 비를 결정하는 단계와;

이용 가능한 세트의 다상 계수(c(n,p))들을 기초로 입력 샘플(101,201)들과 출력 샘플(121,231)들의 이용 가능한 비를 결정하는 단계와;

상기 원하는 비와 상기 이용가능한 비에 따라 다상 필터와 패로우 필터 중 하나의 선택을 이용하여, 출력 샘플(121,231)들의 제 2 시퀀스를 생성하기 위하여입력 샘플(101,201)들의 제 1 시퀀스를 선택적으로 필터링하는 단계를 포함하는 필터링 방법.
제 13 항에 있어서,

상기 입력 샘플(101,201)들의 제 1 시퀀스의 선택적 필터링은 또한 전력 이용, 속도 요건, 및 자원 이용 가능성 중 적어도 하나를 기초로 하는 제어에 의존하는, 필터링 방법.