CN1354906A - 使用与多相滤波器组合的连续可变延迟滤波器的图象内插与抽取 - Google Patents

使用与多相滤波器组合的连续可变延迟滤波器的图象内插与抽取 Download PDF

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Abstract

提供一种滤波器结构,用于将此滤波器用作连续延迟Farrow滤波器或可选择延迟多相滤波器。在希望的换算基本上对应于多相滤波器的定义相位或在时间或功率不可用于准确地获得希望的换算时,使用较不复杂的多相滤波器;否则,使用连续延迟Farrow滤波器。通过提供转换到连续延迟的能力,能减少此多相滤波器的级的数量。另外,提供Farrow滤波器的反相,使连续延迟抽取滤波器具有与Farrow滤波器的直接实施例相比显著减少的计算复杂度,此反相滤波器也可配置为多相滤波器,以提供可选择的换算分辨能力。

Description

使用与多相滤波器组合的 连续可变延迟滤波器的图象内插与抽取
发明背景
1.发明领域
本发明涉及数字信号处理领域，并且具体地涉及用于内插与抽取数字编码图象的数字滤波器。
2.相关技术描述
在数字显示系统中，将抽样率变换器(SRC)用于进行数字编码信号的换算。诸如视频图象的数字编码图象包括原始图象样值的阵列。显示屏幕区域包括可以或可以不对应于原始图象样值阵列的像素阵列。如果水平与垂直方向中的样值数量等于水平与垂直方向中像素的数量，则不必进行换算。将每个样值映射到每个相应的像素，并且所得到的显示图象对应于原始图象。如果具有样值一半数量的像素，则每隔一个样值映射到相应像素。所得到的图象对应于以原始样值一半的抽样率进行抽样的图象。即，换算的改变等效于抽样率的改变，因此称为“抽样率变换器”。通过生成对应于已获得的样值的估算的像素值进行非整数换算，使该原始抽样率对应于此显示换算。如果图象尺寸减少或进行下变换，则将抽取器用于“除去”样值；如果此图象尺寸增大或进行上变换，则将内插器用于“增加”样值。常规的显示系统包括垂直抽样率变换器与水平抽样率变换器，以便在一维或二维中进行换算。如果将此显示系统配置为只提供下换算图象，诸如“画中画”特性，则该抽样率变换器只包括抽取器。如果将此显示系统配置为只提供上换算图象，诸如“放大”特性，则该抽样率变换器只包括内插器。为了提供上换算与下换算两者，常规的高质量显示系统的抽样率变换器包括抽取器与内插器二者。
一般将抽取器与内插器实施为数字滤波器，其中所得到的像素值是此像素位置附近的样值的加权平均值。用于确定所得到的加权平均值的样值数量称为此数字滤波器的“抽头”的数量。利用下式给出用于N抽头滤波器的一般方程式： y ( i + p ) = Σ n = 0 N - 1 c ( n , p ) * x ( i - n ) - - ( 1 ) 其中x(i)…x(i-(N-1))是N抽头滤波器的每个抽头上的输入样值，p是相位，而c(n，p)是与特定相位上的每个输入样值相关的加权。为了提供各种换算系数，使用“多相”滤波器。P多相滤波器的每个相位对应于用于下降抽样的输出换算的1/P的整数倍数或用于上升抽样的输入换算的1/P的整数倍数。
图1表示具有P相位级110a-110p的上升抽样多相滤波器的概念方框图。给每个级提供输入样值101。如果该输出是利用系数1∶P的上换算，则利用开关120来选择每个级110a-p的输出，并且提供P个输出值以响应每个输入样值101的接收。在生成P个输出值之后，接收下一输入样值101，并提供另外P个输出。以这种方式，对于每个输入样值形成P个输出值，从而利用1∶P的系数提供上换算。如果需要Q∶P的上换算，则对于每个输入样值的输出选择P级之中的Q个级。例如，如果Q是3，则对于每个输入样值的输出选择每个第三级101a、101d等。
图2表示具有P个相位级210a-210p的下降抽样多相滤波器的概念方框图。提供输入样值201来通过开关220选择级。如果该输出是利用系数P∶1的下换算，则利用加法器230组合所有P个级210a-p的输出，并提供单个输出值231以响应P个输入样值201的接收。在生成该输出值之后，将另一组的P个输入201用于生成下一个输出样值231。以这种方式，对于P个输入样值形成一个输出值，从而提供了利用系数P∶1的下换算。如果需要Q∶1的下换算，则提供Q个输入样值201来选择输入级210a-p并利用加法器230来组合这些级的输出，以生成单个输出样值231。
将具有N个抽头的多相滤波器一般实施为具有N个寄存器和配置为存储P个级之中每个级的N个系数的存储器的单个滤波器。将合适的N个系数装载在此滤波器的N个寄存器中，以生成每个要求的输出。1999年4月6日公开的Age J.Van Dalfsen Jeroen H.J.C.Stessen与Johannes G.W.M.Janssen的题为SAMPLE RATECONVERTER的US专利5892695公开了用于实施上换算与下换算的一种多相滤波器结构，将此专利引入在此作为参考。图3表示所引用的专利中教导的上换算多相滤波器，而图4表示在所引用的专利中教导的下换算多相滤波器。
在图3中，每个输入样值x(i)101顺序地在第一多相延迟单元310中进行定时。对于每个输出样值y121，给乘法器20提供合适的系数c(n，p(q))，其中p(q)是对应于此多相滤波器的每个输出样值y121的特定相位的相位延迟。在生成每个上换算样值y121之后，在第一多相延迟单元310中定时下一输入样值x(i)101，而将前一样值x(i)在下一延迟单元311中进行定时，并重复上面的处理。
在图4中，将每个输入样值x(i)201乘以合适的系数c(n，p(q))，并且通过设置开关440在相应的延迟单元410、411等中累加中间和来利用加法器430实施延迟单元的内容的循环。在第Q输入x(i)201实施Q∶1下换算时，也通过加法器430将合适的c(n，p(q))*x(i)加到传送给下一延迟单元的累加和来设置开关440，以便将每个延迟单元的内容转移到下一延迟单元。所引用的专利包含有关图3与4的滤波器的操作的其他细节。
用于多相滤波器的P个相位之中每个相位的系数c(n，p)一般存储在本地存储器中，以便在需要时提供给乘法器320、420。具有N个抽头的P多相滤波器的存储要求是P*N，并且利用图5中的系数c(n，p)的阵列510来表示。图5的P个行之中的每个行对于给定相位P包含N个系数，N列之中的每个列对应于用于给定抽头的每个系数。
引入在此作为参考的授予C.W.Farrow的于1989年9月12日公开的题为“CONTINUOUSLY VARIABLE DIGITAL DELAY CIRCUIT”的US专利4866647描述下面称为“Farrow滤波器”的一种滤波器，其中根据多项式方程式计算每个抽头的相应系数。使用常规的曲线拟合技术利用L阶多项式530使相位p为独立变量并使此相位上的系数c(n，p)为独立变量来近似计算每列的系数520。利用多项式近似计算，能计算任何相位值p的系数c(n，p)，并因此Farrow滤波器提供连续相位滤波器。连续相位滤波器常规称为连续延迟滤波器。与具有1/P分辨率的多相滤波器(超过1∶P的内插限制于至多P个唯一值，任何附加值是这P个唯一值的复制或组合)相反，实际上未限制连续相位滤波器的分辨率(仅根据系数生成器的精度，每个相位生成唯一一组系数，)。与多相滤波器相比，Farrow滤波器的准确度主要取决于多项式近似计算的阶。已发现第三阶多项式提供可接受的准确度，第四阶多项式在高质量Farrow滤波器中是通用的。Farrow滤波器的分辨率仅取决于曲线拟合系数b(n，1)的分辨率和对应于估算的相位p的输入参数的分辨率，下面称为延迟参数d。最好，确定这些曲线拟合系数，使d从0至2m-1的范围对应于0至2π的相位范围，其中m是用于包含延迟项d的比特的数量。
图6A表示上换算Farrow滤波器的直接实施例的方框图。N个方框610，…615之中的每个方框配置为计算由滤波器320用于生成对应于输入x(i)101与相位d602的输出y121的系数c(0)，c(1)，…c(n)。滤波器320对应于诸如在上述多相滤波器100中使用的常规滤波器，如利用在此为便于参考而重复的方程式1所述： y ( i + p ) = Σ n = 0 N - 1 c ( n , p ) * x ( i - n ) - - ( 1 ) Farrow滤波器的操作能定义为： y ( i + p ) = Σ n = 0 N - 1 ( Σ l = 0 L b ( n , l ) p l ) x ( i - n ) - - ( 2 a ) 其中b(n，1)是用于计算N个抽头的每个系数c(n，p)的L阶多项式的系数。如所能明白的，Farrow滤波器要求存储b(n，1)系数(N*(L+1)个存储位置)，而不要求存储c(n，p)系数(N*P个存储位置)。一般地，多项式的阶L小于5，而通用多项滤波器具有32或更多的离散相位。因此，具有L阶多项式的Farrow滤波器与具有P级的多相滤波器相比节省(P-(L+1))*N个存储位置。
虽然Farrow滤波器要求较少的存储位置，但与多相滤波器中每个输出样值只有N次乘法相比，每个输出样值它基本上要求更多的运算，对于每个输出样值要求至少N*(L+1)+L-1次乘法(L-1次乘法形成p的幂，加上每个抽头L次系数乘法，加上滤波器320中的N次乘法)。
为了减少Farrow滤波器的复杂性，通常使用以下项的变换： y ( i + p ) = Σ l = 0 L ( Σ n = 0 N - 1 b ( n , l ) x ( i - n ) ) p l - - - ( 2 b ) 将方程式2b的实施例表示在图6B中，其中每个方框660，661，…665配置为生成方程式2b的内和。每个方框660-665能利用图3的结构来实施，其中c(n，d)项利用相应的b(n，l)项来替代(在方框660中l＝0，在方框661中l＝1，等等)。注意：每个输入样值只需要计算一次内和，在输入每个相位p时，利用乘法器330与加法器340计算不同系数上的每个后续输出。此实施例对于每个输入要求N*(L+1)次乘法，对于每个输出要求L次乘法，与Farrow滤波器的直接实施例的每个输出的N*(L+1)+L-1次乘法相比显著减少。然而，注意，此优化限于内插，其中对于每个输入生成多个输出。
由于其与多相滤波器相比的计算复杂度，当前未在常规的视频系统中使用Farrow滤波器。如本领域所公知的，硬件乘法器在电路方面是昂贵的，并且高速乘法器在电源方面是昂贵的。软件滤波器能利用通用高速乘法器协同处理器，但用于每次乘法的信息的传送在时间上时常太昂贵。此问题对于抽取特别严重，其中不可利用图6B的内插优化实施例。
发明概述
本发明的一个目的是改善图象显示系统的换算能力。本发明的还一目的是提供可选择的换算分辨能力。本发明的还一目的是提供能配置为提供抽取与内插能力的滤波器。
利用本发明的各个方面实现了这些目的与其他目的。
在第一实施例中，提供一种滤波器结构，用于将此滤波器用作连续延迟滤波器或可选择延迟多相滤波器。在所需换算基本上对应于此多相滤波器的定义相位或在时间或电源不可用于准确地获得所需换算时，使用较不复杂的多相滤波器；否则，使用连续延迟Farrow滤波器。通过提供转换到连续延迟的能力，能减少多相滤波器的级的数量。
在另一实施例中，提供Farrow滤波器的反相，用于给连续延迟抽取滤波器提供与Farrow滤波器的直接实施例相比显著减少的计算复杂度。此反相滤波器也可配置为多相滤波器，以提供可选择的换算分辨能力。
附图简述
下面结合附图利用示例更具体解释本发明，其中：
图1表示本领域公用的上换算多相滤波器的示例概念图。
图2表示本领域公用的下换算多相滤波器的示例概念图。
图3表示本领域公用的上换算多相滤波器的示例方框图。
图4表示本领域公用的下换算多相滤波器的示例方框图。
图5表示本领域公用的对应于多相滤波器的系数的示例阵列。
图6A-6B表示用于上换算的现有技术Farrow滤波器的的示例方框图。
图7A-7B表示根据本发明用于上换算的组合多相与Farrow滤波器的示例方框图。
图8表示根据本发明优化用于下换算的Farrow滤波器的示例方框图。
图9表示根据本发明用于下换算的组合多相与Farrow滤波器的示例方框图。
图10表示根据本发明在上换算与下换算Farrow滤波器中使用的组合内插与抽取滤波级的示例方框图。
图11表示根据本发明的显示系统的示例方框图。
在这些附图中，相同的标号表示类似或相应的特征或功能。
发明的详细描述
图7A表示根据本发明用于上换算的组合多相与Farrow滤波器700的示例方框图。根据开关710的状态S与在滤波器部分760中采用的系数K(n，m)，组合滤波器700允许将此滤波器用做连续延迟Farrow滤波器或可选择延迟多相滤波器。根据本发明，根据将执行离散延迟多相滤波还是执行连续延迟Farrow滤波，这些系数K(n，m)是多相系数c(n，p)或Farrow滤波系数b(n，0)。
如果开关710的状态为断开，在滤波器部分760中采用的系数K(n，m)是常规的可选择延迟多相滤波系数c(n，m)，其中m对应于每个相位，这每个相位对应于每个输出样值121。以这种方式，组合滤波器700与常规的可选择延迟上换算多相滤波器一样执行，如上面结合图1与3所讨论的。
如果开关710的状态为闭合，在滤波器部分760中采用的系数K(n，m)是常规的延迟Farrow滤波系数b(n，0)，对应于n个抽头之中每一个抽头的多项式近似计算的恒定项。利用闭合的开关710将输入x(i)101提供给每个其他的滤波器单元661-665，并且利用乘法器630与加法器640组合每个其他的滤波器单元661-665的输出。以这种方式，组合滤波器700与常规的连续延迟上换算Farrow滤波器一样执行，如上面结合图6A与6B所讨论的。
如所描述的，本发明的组合多相与Farrow滤波器700选择地如同多相滤波器或Farrow滤波器一样用于输入样值x(i)101的上抽样或内插。此选择性在希望程度的上换算基本上对应于利用存储的多相滤波系数提供的离散内插系数之一时使用多相滤波器。例如，这是因为在提供P组多相滤波系数时，利用每个输出样值的每个“第Q”相位能直接获得Q∶P的内插系数，其中Q与P是整数。相反地，在所希望的上升抽样率不对应于Q∶P的内插系数时，其中Q与P是整数，组合滤波器700能转换为Farrow滤波器模式。在Farrow滤波器模式中，通过提供与每个输出样值y121相关的相移或延迟d602获得所要求的内插系数。以这种方式，可获得的上升抽样率的分辨率仅取决于延迟d602的分辨率，如上面结合图5所讨论的。
多相滤波器或Farrow滤波器的使用之间的选择提供许多益处。一个装置以及特别是CMOS装置消耗的功率极有可能取决于此装置执行的操作的数量，并因而多相滤波器替代Farrow滤波器的选择所消耗的功率明显较低。除了在可能时一般优选使用较少功率之外，还能实现特定的应用优点。例如，便携式计算机能配置为在此计算机利用电池提供电源时仅使用此多相滤波器支持的内插系数，并且仅在从外部电源提供能量时根据需要使用Farrow滤波器选择。同样地，显示装置可以配置为仅包含图7A的滤波器部分760为“默认”配置，并且其他部分661-665和相关的乘法器630与加法器640可以组合为能以附加费用购买的视频增强模块。此默认配置将提供例如离散放大能力，而增强版本将提供基本上连续的放大能力。这些以及其他优点鉴于此公开说明书对于本领域技术人员将是显而易见的。
图7B利用引用的US专利5892695的用于图7A的每个滤波器部分661-665与760的结构表示组合滤波器700的示例实施例。为便于理解，示例的M∶1上换算用于描述每个滤波器模式中滤波器700的操作。在Farrow滤波器模式中，在每个输入信号x(i)在每个滤波器部分中进行定时时，通过提供与每个输出样值y(i+d)121相关的每个延迟d602给乘法器630并利用加法器640将这些和传送到输出121来生成对应于每个输入信号的M个输出样值y(i+d)121。这M个延迟d602对应于以2π/M间隔隔开的每个输入样值x(i)101的相位。在多相模式中，在每个输入样值信号x(i)在每个滤波器部分中进行定时时，通过提供对应于与每个输出样值y(i+d)121相关的每个相位延迟d(以2π/M间隔隔开)的多相系数c(n，d)来生成M个输出样值y(i+d)121。这假定可获得这些多相滤波系数c(n，d)的每个相位延迟d。在提供M个输出样值121之后，下一输入样值x(i)101在滤波器部分760中进行定时，并且在Farrow滤波器模式中在滤波器部分661-665中进行定时，而且重复上面的处理。
如果内插系数是非整数F，除了输入样值之间的一些间隔将包含比其他间隔或多或少一个的样值之外，利用平均隔开2π/F的每个延迟，如上所述执行此处理。例如，如果上换算系数是3.6，则输出样值之间的相位间隔将是100度(360°/3.6)。假定：初始相位是10度，输入样值之间的第一间隔将包含4个样值(在10°，110°，210°与310°度上)，下一间隔将包含4个样值(相对下一输入样值的(410°，510°，610°，710°)或(50°，150°，250°，350°))，但下一间隔将只包含3个样值((810°，910°，1010°)或(90°，190°，290°))，这是因为1110°上的样值在下一输入样值的间隔内。在输入样值之间的每5个间隔内，3个间隔将包含4个输出样值，并且2个间隔将包含3个输出样值，每5个输入样值总共18个输出样值，对应于3.6∶1的内插比率。在此示例中，如果多相系数c(n，p)对应于36个相位(每10度)，利用开关710，通过将组合滤波器700放置在多相模式中能执行上换算，并且只利用滤波器部分760能生成每个输出样值。另一方面，如果多相系数c(n，p)对应于60个相位(每6度)，利用这些多相滤波系数不能准确地完成3.6∶1换算。在此示例中，利用开关710将组合滤波器700设置为Farrow滤波器模式，并且将对应于上述的10°、110°、210°、310°、50°、150°、250°、350°、90°、190°、290°等相位角序列的合适延迟作为输入d602提供给组合滤波器700。优选地，通过重复提供此延迟间隔给配置为在累加的相位超过2π时就“滚动”并生成进位的累加器来实现滤波器710的排序，如此生成的进位用于触发下一输入样值x(i)101的输入。对于每个输出样值y(i+d)，累加器的内容(累加相位被2π除的余数)提供为延迟602。在下面公开的抽取器的优选实施例中使用此同一累加相位方案。
图8表示根据本发明优化用于抽取或下换算的反相Farrow滤波器800的示例方框图。每个滤波器部分860-865计算以下和： Σ n = 0 N - 1 Σ j = 0 J - 1 b ( n , l ) x k - j - n d k - j l - - - ( 3 ) 其中附标l对应于用于第l多项式估算项的滤波器部分，b(n，l)是结合图3所讨论的估算多项式的系数，并且x与d分别是相对输出y(k)的输入样值与相应延迟。N是此滤波器中抽头的数量，而J是每个输出样值的输入的数量。相加每个滤波器部分860-865的输出，以生成输出y(k)231，此输出对应于图2的抽取滤波器的一般形式，而系数c(n，p)利用图3的基于Farrow滤波器的估算多项式来替代。如所表示的，根据本发明的这个方面，给乘法器830提供每个延迟项dk-j，并且这些乘法器相互串联连接。以这种方式，每个滤波器部分861-865的输入是输入样值x与提升为幂l的延迟的乘积。即，xk-j- n*dk-j l项直接作为每个滤波器部分860-865的输入来提供，从而使方程式(3)的双和内的计算最少。在此滤波器800的优选实施例中，利用图4的结构(引用的US专利5892695)来实施每个滤波器部分860-865，如图9所示。
图9表示根据本发明用于下换算或抽取的组合多项式与Farrow滤波器900的示例方框图。根据本发明的这个方面，滤波器900包括用于选择抽取多相滤波器或抽取Farrow滤波器的开关910。为了允许此选择，滤波器部分960配置为包含多相系数c(n，p)或Farrow滤波器估算系数b(n，l)，这类似于上面结合图7A-7B所讨论的滤波器部分760。如果利用存储的多相滤波系数c(n，p)支持所需的下换算系数，则利用开关910将此滤波器900放置在多相滤波器模式中，以减少所要求的计算的复杂度，这类似于组合多相与Farrow滤波器700，如上所述。在此多相模式中，只使用滤波器部分960，并且直接从此部分960中提取输出y(k)。如果所需的下换算系数未利用存储的多相滤波系数来支持，则所有的部分960、861-865用于根据估算参数b(n，l)生成l个多项式项，如上所述，并且从所有部分的和之中提取输出y(k)。虽然未表示出，但利用开关910的状态控制的复用开关能用于提供合适的输出y(k)给公用输出节点，从而使滤波器900使用的模式对后续级是“透明的”。
前面仅说明本发明的原理，因而将认识到：本领域技术人员能导出各种安排，这些安排虽然未在此明确描述或表示出，但实施本发明的原理并因而落在其精神与范畴内。例如，引用的US专利5892695表示组合上面的图3与4的功能的内插与抽取装置，从而只要求一个系数乘法器用于此滤波器的N个抽头之中的每个抽头。以相同的方式，能组合图7B与9的滤波级(组合760与960，组合661与861，…，组合665与865)，以便对于每个组合的滤波级的N个抽头之中的每个抽头只要求一个系数乘法器。图10表示能利用开关1010配置为对应于内插滤波级或抽取滤波级的滤波级1000。
图11表示具有图象处理器1110的示例显示系统1100，其中图象处理器1110包括可配置滤波器1140。此滤波器1140对应于一个或多个滤波器700、800、900或组合滤波器，包括滤波级1000来执行内插与抽取。一般地，显示系统1100包括滤波器，用于实施水平与垂直换算。控制器1120确定每维中合适的换算，设置可配置滤波器1140的合适模式(内插或抽取，离散相位或连续相位，根据要求)，并根据此换算与此模式确定利用存储器1130提供的合适系数。
可将在此描述的可配置滤波器与显示系统可以实施为硬件、软件或二者的组合。例如，控制器1120一般实施为通过图象处理器1110控制数据流的软件程序。系数存储器1130可以是由滤波器1140专门使用的存储装置，或这些系数可以以控制器软件来实施并因而位于系统存储器的区域中。以相同的方式，所有或部分滤波器700、800、900、1000可以以软件来实施，这些示例方框图对应于软件程序的数据流图。这些与其他系统配置与优化特性鉴于本公开对于本领域技术人员将是显而易见的，并且包括在下面的权利要求书的范畴内。

Claims (14)

1.一种图象显示系统(1100)，包括：
一个或多个可配置滤波器(700，800，900，1000)，和
一个或多个可控制开关(710，910，1010)，安排为：
在将这些开关(710，910，1010)控制到第一状态时，将这些可配置滤波器(700，800，900，1000)配置为多相滤波器，和
在将这些开关(710，910，1010)控制到第二状态时，将这些可配置滤波器(700，800，900，1000)配置为Farrow滤波器。
2.根据权利要求1的图象显示系统(1100)，其中
通过将这些可配置滤波器(700，800，900，1000)配置为Farrow滤波器，将此图象显示系统(1100)配置为提供连续内插来上换算图象(101)。
3.根据权利要求2的图象显示系统(1100)，其中
通过将这些可配置滤波器(700，800，900，1000)配置为反相Farrow滤波器，还将此图象显示系统(1100)配置为提供连续抽取来下换算此图象(101，201)。
4.根据权利要求1的图象显示系统(1100)，其中
通过将这些可配置滤波器(700，800，900，1000)配置为反相Farrow滤波器，将此图象显示系统(1100)配置为提供连续抽取来下换算图象(201)。
5.根据权利要求1的图象显示系统(1100)，还包括
显示装置(1150)，配置为使对应于一个或多个可配置滤波器(700，800，900，1000)的输出(121，231)的显示对应于输入到此可配置滤波器(700，800，900，1000)的图象(101，201)的换算。
6.根据权利要求1的图象显示系统(1100)，其中
该一个或多个可配置滤波器(700，800，900，1000)包括：
水平抽样率变换器，配置为在水平方向中换算图象(101，201)，和
垂直抽样率变换器，配置为在垂直方向中换算图象(101，201)。
7.根据权利要求1的图象显示系统(1100)，其中
此可配置滤波器(700，800，900，1000)包括多个滤波级(660-665，760，860-865，960，1000)，
这多个滤波级(660-665，760，860-865，960，1000)包括：
    第一滤波级(760，960)，配置为接收：
        在将这些开关(710，910，1010)控制到第一状态时，
    接收第一系数(c(n，p))对应于此多相滤波器的系数，和
        在将这些开关(710，910，1010)控制到第二状态时，
    接收第二系数(b(n，0))对应于Farrow滤波器的估算系数；
    和
其余的滤波级(661-665，861-865)，均配置为接收：
    在将这些开关(710，910，1010)控制到第二状态时，接收对应于Farrow滤波器的其他估算系数的其他系数(b(n，1))。
8.根据权利要求1的图象显示系统(1100)，还包括：
存储器(1130)，配置为包含：
    第一系数(c(n，p))，对应于此多相滤波器的系数，和
    第二系数(b(n，1))，对应于此Farrow滤波器的估算参数；
和
控制器(1120)，配置为：
    在将这些开关(710，910，1010)控制到第一状态时，将第一系数(c(n，p))从此存储器传送到此可配置滤波器(700，800，900，1000)，和
    在将这些开关(710，910，1010)控制到第二状态时，将第二系数(b(n，1))从此存储器传送到此可配置滤波器(700，800，900，1000)。
9.一种滤波器(800，900)，用于从一系列输入样值(201)中生成输出样值(231)和生成对应于此输出样值(231)与这些输入样值(201)之间的时间关系的一系列延迟(802)，此滤波器(800，900)包括：
多个滤波级(860-865，960)，
多个乘法器(830)，和
多个加法器(840)，
其中，
这多个乘法器(830)安排为串联连接，其中：
    这一串乘法器(830)之中的第一乘法器接收这一系列输入
样值(201)之中的每个输入，和
    这多个乘法器(830)之中的每个乘法器接收这一系列延迟
(802)之中的每个延迟；
这多个滤波级(860-865，960)安排为并联连接，每个级具有输入与输出，其中：
    这多个滤波级(860-865，960)之中的第一级(860，960)
接收这一系列输入样值(201)之中的每个输入作为输入，和
    这多个滤波级(860-865，960)之中的每个后续级(861-865)
接收这多个乘法器(830)之中的每个乘法器的相应输出作为输
入；和
这多个加法器(840)安排为串联连接，其中：
    这一串加法器(840)之中的第一加法器接收这多个滤波级
(860-865，960)之中的第一级(860，960)的输出和这多个滤
波器(860-865，960)之中的第二级的输出，和
    这一串加法器之中的每个后续加法器接收这多个滤波级
(860-865，960)之中每个后续级(861-865)的相应输出。
10.根据权利要求9的滤波器，其中：
这多个滤波级(860-865，960)之中的每个级包括多个累加器，
其中：
这多个累加器之中的每个累加器配置为：
    将此级的输入乘以相应系数，以形成乘积项，和
    累加对应于这一系列输入样值(201)之中的每个输入样值
的乘积项的累加和；和
每个级的输出对应于每个累加器的累加和之和。
11.根据权利要求10的滤波器(800，900)，其中
每个累加器的系数对应于Farrow滤波器的估算系数(b(n，1))。
12.根据权利要求10的滤波器(900)，还包括：
开关(910)，配置为选择地将这多个滤波级(861-865，960)之中的第一级(960)与这多个滤波级(861-865，960)之中的后续级(861-865)隔离，和
其中：
将第一级(960)的多个累加器配置为：
    在此开关处于隔离第一级(960)与后续级(861-865)的第
一状态中时，接收多相系数(c(n，p))为系数值，和
    在此开关处于将第一级(960)耦合到后续级(861-865)的
第二状态中时，接收Farrow滤波系数(b(n，0))为系数值；和
将这些后续级(861-865)之中的多个累加器配置为接收Farrow滤波系数(b(n，1))为系数值。
13.滤波第一序列的输入样值(101，201)以提供序列的样值(121，231)的一种方法，包括：
确定所希望的输入样值(101，201)与输出样值(121，231)的比率，
根据可利用的多相系数(c(n，p))的集合确定可利用的输入样值(101，201)与输出样值(121，231)的比率，和
根据所希望的比率与可利用的比率利用多相滤波器与Farrow滤波器之中选择的一个滤波器来选择地滤波第一序列的输入样值(101，201)以生成第二序列的输出样值(121，231)。
14.根据权利要求13的方法，其中
选择地滤波第一序列的输入样值(101，201)还取决于基于以下至少之一的控制：功率使用；速度要求；和资源可利用性。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012012963A1 (zh) * 2010-07-28 2012-02-02 中兴通讯股份有限公司 一种数字采样率的转换装置和方法
CN103004086A (zh) * 2012-09-27 2013-03-27 华为技术有限公司 基于误差子带的自适应滤波方法及系统
CN111384926A (zh) * 2018-12-29 2020-07-07 广州开信通讯系统有限公司 数字滤波电路、系统、方法及数字滤波电路重构方法

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4610692B2 (ja) * 2000-05-18 2011-01-12 パナソニック株式会社 画像変換装置及び画像変換方法
CN100401359C (zh) 2000-07-28 2008-07-09 克雷沃耶提公司 用于具有简化寻址的全彩色成像装置的彩色像素的排列
US8022969B2 (en) 2001-05-09 2011-09-20 Samsung Electronics Co., Ltd. Rotatable display with sub-pixel rendering
US7274383B1 (en) * 2000-07-28 2007-09-25 Clairvoyante, Inc Arrangement of color pixels for full color imaging devices with simplified addressing
US7307646B2 (en) * 2001-05-09 2007-12-11 Clairvoyante, Inc Color display pixel arrangements and addressing means
US7123277B2 (en) 2001-05-09 2006-10-17 Clairvoyante, Inc. Conversion of a sub-pixel format data to another sub-pixel data format
US7184066B2 (en) 2001-05-09 2007-02-27 Clairvoyante, Inc Methods and systems for sub-pixel rendering with adaptive filtering
US7221381B2 (en) 2001-05-09 2007-05-22 Clairvoyante, Inc Methods and systems for sub-pixel rendering with gamma adjustment
US6765622B2 (en) * 2001-10-26 2004-07-20 Koninklijke Philips Electronics N.V. Line-buffer reuse in vertical pixel-processing arrangement
US20030103166A1 (en) * 2001-11-21 2003-06-05 Macinnis Alexander G. Method and apparatus for vertical compression and de-compression of progressive video data
WO2003053068A2 (en) 2001-12-14 2003-06-26 Clairvoyante Laboratories, Inc. Improvements to color flat panel display sub-pixel arrangements and layouts with reduced visibility of a blue luminance well
US7755652B2 (en) * 2002-01-07 2010-07-13 Samsung Electronics Co., Ltd. Color flat panel display sub-pixel rendering and driver configuration for sub-pixel arrangements with split sub-pixels
US7417648B2 (en) 2002-01-07 2008-08-26 Samsung Electronics Co. Ltd., Color flat panel display sub-pixel arrangements and layouts for sub-pixel rendering with split blue sub-pixels
US20040051724A1 (en) 2002-09-13 2004-03-18 Elliott Candice Hellen Brown Four color arrangements of emitters for subpixel rendering
KR20040008872A (ko) * 2002-07-19 2004-01-31 주식회사 오픈솔루션 오.에프.디.엠 수신기
US6747630B2 (en) * 2002-07-31 2004-06-08 Texas Instruments Incorporated Method to up-sample frequency rich images without significant loss of image sharpness
US20040196302A1 (en) 2003-03-04 2004-10-07 Im Moon Hwan Systems and methods for temporal subpixel rendering of image data
US7167186B2 (en) * 2003-03-04 2007-01-23 Clairvoyante, Inc Systems and methods for motion adaptive filtering
DE602004009558T2 (de) 2003-04-29 2008-02-07 Nxp B.V. Digitale filteranordnung
US7397455B2 (en) 2003-06-06 2008-07-08 Samsung Electronics Co., Ltd. Liquid crystal display backplane layouts and addressing for non-standard subpixel arrangements
US7525526B2 (en) 2003-10-28 2009-04-28 Samsung Electronics Co., Ltd. System and method for performing image reconstruction and subpixel rendering to effect scaling for multi-mode display
US7084923B2 (en) * 2003-10-28 2006-08-01 Clairvoyante, Inc Display system having improved multiple modes for displaying image data from multiple input source formats
US8417066B2 (en) * 2004-03-04 2013-04-09 Broadcom Corporation Method and system for polyphase filtering by combining IIR and FIR filters and its applications in video scaling
US7248268B2 (en) * 2004-04-09 2007-07-24 Clairvoyante, Inc Subpixel rendering filters for high brightness subpixel layouts
US20050250821A1 (en) * 2004-04-16 2005-11-10 Vincent Sewalt Quaternary ammonium compounds in the treatment of water and as antimicrobial wash
US7409417B2 (en) * 2004-05-24 2008-08-05 Broadcom Corporation Polyphase filter with optimized silicon area
KR100611179B1 (ko) * 2004-06-23 2006-08-10 삼성전자주식회사 영상처리장치
US7590300B2 (en) * 2004-06-24 2009-09-15 Intel Corporation Image filtering methods and apparatus
US7680869B2 (en) * 2005-03-30 2010-03-16 Stmicroelectronics Ltd. Interpolation and decimation using newton polyphase filters
JP2008536414A (ja) * 2005-04-13 2008-09-04 ゴットフリート・ヴィルヘルム・ライプニッツ・ウニヴェルジテート・ハノーヴァー ビデオの拡張された符号化方法及び装置
US20070064726A1 (en) * 2005-09-21 2007-03-22 Harris Corporation Endpoint transparent independent messaging scheme system and method
US8620980B1 (en) 2005-09-27 2013-12-31 Altera Corporation Programmable device with specialized multiplier blocks
US7528844B2 (en) * 2005-11-10 2009-05-05 Harris Corporation Interpolation of plotted points between sample values
US8266199B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8301681B1 (en) 2006-02-09 2012-10-30 Altera Corporation Specialized processing block for programmable logic device
US8266198B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8041759B1 (en) 2006-02-09 2011-10-18 Altera Corporation Specialized processing block for programmable logic device
US7836117B1 (en) 2006-04-07 2010-11-16 Altera Corporation Specialized processing block for programmable logic device
US7822799B1 (en) 2006-06-26 2010-10-26 Altera Corporation Adder-rounder circuitry for specialized processing block in programmable logic device
US7660486B2 (en) * 2006-07-10 2010-02-09 Aten International Co., Ltd. Method and apparatus of removing opaque area as rescaling an image
US8018476B2 (en) 2006-08-28 2011-09-13 Samsung Electronics Co., Ltd. Subpixel layouts for high brightness displays and systems
US7876341B2 (en) 2006-08-28 2011-01-25 Samsung Electronics Co., Ltd. Subpixel layouts for high brightness displays and systems
US20080071846A1 (en) * 2006-09-14 2008-03-20 Texas Instruments Incorporated Processor Architecture for Programmable Digital Filters in a Multi-Standard Integrated Circuit
US8386550B1 (en) 2006-09-20 2013-02-26 Altera Corporation Method for configuring a finite impulse response filter in a programmable logic device
US8386553B1 (en) 2006-12-05 2013-02-26 Altera Corporation Large multiplier for programmable logic device
US7930336B2 (en) 2006-12-05 2011-04-19 Altera Corporation Large multiplier for programmable logic device
US7814137B1 (en) * 2007-01-09 2010-10-12 Altera Corporation Combined interpolation and decimation filter for programmable logic device
US8301505B2 (en) * 2007-01-16 2012-10-30 Microsoft Corporation Integrated content viewing and payment
US7865541B1 (en) 2007-01-22 2011-01-04 Altera Corporation Configuring floating point operations in a programmable logic device
US8650231B1 (en) 2007-01-22 2014-02-11 Altera Corporation Configuring floating point operations in a programmable device
US8645450B1 (en) 2007-03-02 2014-02-04 Altera Corporation Multiplier-accumulator circuitry and methods
US7456762B1 (en) 2007-03-21 2008-11-25 Altera Corporation Scaling of sampling position in sample rate converter
US7949198B2 (en) * 2007-06-27 2011-05-24 Honeywell International Inc. Fast response discrete time infinite impulse response (IIR) filter
US7515073B2 (en) * 2007-08-17 2009-04-07 Infineon Technologies Ag Digital sample rate conversion
US7949699B1 (en) 2007-08-30 2011-05-24 Altera Corporation Implementation of decimation filter in integrated circuit device using ram-based data storage
DE102007059597A1 (de) * 2007-09-19 2009-04-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Eine Vorrichtung und ein Verfahren zur Ermittlung eines Komponentensignals in hoher Genauigkeit
US8959137B1 (en) 2008-02-20 2015-02-17 Altera Corporation Implementing large multipliers in a programmable integrated circuit device
US8249160B2 (en) * 2008-10-03 2012-08-21 Sony Corporation Extracting multiple classified adaptive decimation filters
US8307023B1 (en) 2008-10-10 2012-11-06 Altera Corporation DSP block for implementing large multiplier on a programmable integrated circuit device
US8468192B1 (en) 2009-03-03 2013-06-18 Altera Corporation Implementing multipliers in a programmable integrated circuit device
US8645449B1 (en) 2009-03-03 2014-02-04 Altera Corporation Combined floating point adder and subtractor
US8706790B1 (en) 2009-03-03 2014-04-22 Altera Corporation Implementing mixed-precision floating-point operations in a programmable integrated circuit device
US8346021B2 (en) * 2009-05-05 2013-01-01 Analog Devices, Inc. Content adaptive scaler based on a farrow structure
US8650236B1 (en) 2009-08-04 2014-02-11 Altera Corporation High-rate interpolation or decimation filter in integrated circuit device
US8412756B1 (en) 2009-09-11 2013-04-02 Altera Corporation Multi-operand floating point operations in a programmable integrated circuit device
US8396914B1 (en) 2009-09-11 2013-03-12 Altera Corporation Matrix decomposition in an integrated circuit device
US8412141B2 (en) * 2009-10-19 2013-04-02 Qualcomm Incorporated LR polyphase filter
US8539016B1 (en) 2010-02-09 2013-09-17 Altera Corporation QR decomposition in an integrated circuit device
US7948267B1 (en) 2010-02-09 2011-05-24 Altera Corporation Efficient rounding circuits and methods in configurable integrated circuit devices
US8601044B2 (en) 2010-03-02 2013-12-03 Altera Corporation Discrete Fourier Transform in an integrated circuit device
US8484265B1 (en) 2010-03-04 2013-07-09 Altera Corporation Angular range reduction in an integrated circuit device
US8510354B1 (en) 2010-03-12 2013-08-13 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8539014B2 (en) 2010-03-25 2013-09-17 Altera Corporation Solving linear matrices in an integrated circuit device
US8862650B2 (en) 2010-06-25 2014-10-14 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8589463B2 (en) 2010-06-25 2013-11-19 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8577951B1 (en) 2010-08-19 2013-11-05 Altera Corporation Matrix operations in an integrated circuit device
US8645451B2 (en) 2011-03-10 2014-02-04 Altera Corporation Double-clocked specialized processing block in an integrated circuit device
US9600278B1 (en) 2011-05-09 2017-03-21 Altera Corporation Programmable device using fixed and configurable logic to implement recursive trees
US8812576B1 (en) 2011-09-12 2014-08-19 Altera Corporation QR decomposition in an integrated circuit device
US8949298B1 (en) 2011-09-16 2015-02-03 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US9053045B1 (en) 2011-09-16 2015-06-09 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8762443B1 (en) 2011-11-15 2014-06-24 Altera Corporation Matrix operations in an integrated circuit device
US8543634B1 (en) 2012-03-30 2013-09-24 Altera Corporation Specialized processing block for programmable integrated circuit device
US9098332B1 (en) 2012-06-01 2015-08-04 Altera Corporation Specialized processing block with fixed- and floating-point structures
US8996600B1 (en) 2012-08-03 2015-03-31 Altera Corporation Specialized processing block for implementing floating-point multiplier with subnormal operation support
US9207909B1 (en) 2012-11-26 2015-12-08 Altera Corporation Polynomial calculations optimized for programmable integrated circuit device structures
US9189200B1 (en) 2013-03-14 2015-11-17 Altera Corporation Multiple-precision processing block in a programmable integrated circuit device
US9348795B1 (en) 2013-07-03 2016-05-24 Altera Corporation Programmable device using fixed and configurable logic to implement floating-point rounding
US8879858B1 (en) 2013-10-01 2014-11-04 Gopro, Inc. Multi-channel bit packing engine
US9684488B2 (en) 2015-03-26 2017-06-20 Altera Corporation Combined adder and pre-adder for high-radix multiplier circuit
WO2016209290A1 (en) 2015-06-26 2016-12-29 Olympus Corporation Sampling rate synchronization between transmitters and receivers
US10942706B2 (en) 2017-05-05 2021-03-09 Intel Corporation Implementation of floating-point trigonometric functions in an integrated circuit device
CN116015589A (zh) * 2022-12-30 2023-04-25 四川安迪科技实业有限公司 符号同步中Farrow滤波器实现方法、盲定时同步方法及装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4382297A (en) 1980-10-24 1983-05-03 Bell Telephone Laboratories, Incorporated Demultiplex receiver apparatus
US4866647A (en) 1988-02-04 1989-09-12 American Telephone And Telegraph Company Continuously variable digital delay circuit
US5023825A (en) * 1989-07-14 1991-06-11 Tektronix, Inc. Coefficient reduction in a low ratio sampling rate converter
US5182633A (en) * 1991-04-12 1993-01-26 Abekas Video Systems, Inc. Video sample rate converter
GB9311942D0 (en) * 1993-06-09 1993-07-28 Kodak Ltd Digital signal processing
JP2000511363A (ja) * 1994-07-14 2000-08-29 ジョンソン、グレイス、カンパニー 画像を圧縮するための方法及び装置
US5574572A (en) * 1994-09-07 1996-11-12 Harris Corporation Video scaling method and device
FI98584C (fi) 1995-05-05 1997-07-10 Nokia Technology Gmbh Menetelmä ja piirijärjestely vastaanotetun signaalin käsittelemiseksi
US5587742A (en) * 1995-08-25 1996-12-24 Panasonic Technologies, Inc. Flexible parallel processing architecture for video resizing
DE19541853C1 (de) * 1995-11-09 1996-08-14 Siemens Ag Schaltungsanordnung und Verfahren zur Mehrfachnutzung eines digitalen Transversalfilters
US5943369A (en) 1996-02-27 1999-08-24 Thomson Consumer Electronics, Inc. Timing recovery system for a digital signal processor
GB9607863D0 (en) * 1996-04-16 1996-06-19 Central Research Lab Ltd Filter switching method
DE69708841T2 (de) 1996-10-31 2002-08-22 Koninkl Philips Electronics Nv Abtastratenumwandlung
US5864545A (en) * 1996-12-06 1999-01-26 Altocom, Inc. System and method for improving convergence during modem training and reducing computational load during steady-state modem operations
US6405229B1 (en) * 1998-01-29 2002-06-11 Sanyo Electric Co., Ltd. Digital filters
US6333974B1 (en) * 1998-05-26 2001-12-25 Altocom, Inc. Detection of a call-waiting tone by a modem
US6321246B1 (en) * 1998-09-16 2001-11-20 Cirrus Logic, Inc. Linear phase FIR sinc filter with multiplexing
US6317765B1 (en) * 1998-09-16 2001-11-13 Cirrus Logic, Inc. Sinc filter with selective decimation ratios
GB2341993B (en) * 1998-09-25 2003-03-12 Nec Technologies Radio receivers
US6434233B1 (en) * 1998-09-30 2002-08-13 Conexant Systems, Inc. Method and apparatus for canceling periodic interference signals in a digital data communication system

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012012963A1 (zh) * 2010-07-28 2012-02-02 中兴通讯股份有限公司 一种数字采样率的转换装置和方法
CN102347768A (zh) * 2010-07-28 2012-02-08 中兴通讯股份有限公司 一种数字采样率的转换装置和方法
CN102347768B (zh) * 2010-07-28 2014-03-12 中兴通讯股份有限公司 一种数字采样率的转换装置和方法
CN103004086A (zh) * 2012-09-27 2013-03-27 华为技术有限公司 基于误差子带的自适应滤波方法及系统
CN103004086B (zh) * 2012-09-27 2016-06-08 华为技术有限公司 基于误差子带的自适应滤波方法及系统
US9419826B2 (en) 2012-09-27 2016-08-16 Huawei Technologies Co., Ltd. Adaptive filtering method and system based on error sub-band
CN111384926A (zh) * 2018-12-29 2020-07-07 广州开信通讯系统有限公司 数字滤波电路、系统、方法及数字滤波电路重构方法
CN111384926B (zh) * 2018-12-29 2024-03-19 广州开信通讯系统有限公司 数字滤波电路、系统、方法及数字滤波电路重构方法

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