KR20010101841A - 비교기 회로 - Google Patents

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KR20010101841A
KR20010101841A KR1020017010033A KR20017010033A KR20010101841A KR 20010101841 A KR20010101841 A KR 20010101841A KR 1020017010033 A KR1020017010033 A KR 1020017010033A KR 20017010033 A KR20017010033 A KR 20017010033A KR 20010101841 A KR20010101841 A KR 20010101841A
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KR1020017010033A
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디이터 드락셀마이르
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추후제출
인피니언 테크놀로지스 아게
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Abstract

본 발명은 스위칭 임계값(T1)을 갖는 비교기를 포함하는 비교기 회로에 관한 것이다. 감시 회로가 출력부에서의 바람직하지 않은 신호 바운싱을 억제한다. 상기 바운싱은 입력 신호의 간섭에 의해 야기된다. 상기 감시 회로는, 스위칭 이후 입력 신호가 상기 스위칭 임계값(T1)보다 더 높은 제 2 임계값(T2)에 도달할 때까지 회로 출력이 또 다른 논리 레벨로 스위칭 백되는 것을 차단한다.

Description

비교기 회로{COMPARATOR CIRCUIT}
비교기의 유효성 척도는 정해진 고정 임계값을 맞추는 정확도이다. 센서 공학에 있어서, 또는 주변 회로 부품에 내장되는 비교기의 경우에도 비교기의 입력 신호가 간섭 또는 잡음을 수반하는 문제가 종종 발생한다. 이는 비교기가 논리 레벨 L과 H 사이를 더 빠르게 스위칭되게 한다. 이러한 신호 바운싱은 바람직하지 않다. 예컨대 이벤트를 카운팅하고자 하는 경우, 또는 외부 신호로부터 클럭을 발생시키고자 하는 경우에는 바운싱이 방지되어야 한다.
공지된 조치는 히스테리시스를 가진 비교기를 제공하는 것이다. 이 경우 입력 신호가 초과하여야 하는 임계값은 H에서 L로 스위칭 백될 때보다 L에서 H로 스위칭 전환될 때 더 높다. 스위칭 임계값의 간격을 예상되는 간섭의 진폭보다 더 크게 하면, 정확한 신호 평가가 가능하다. 간섭 안정도는 물론 임계값의 정확도에 좌우된다. 그 이유는 상기 임계값이 2 개의 값으로 분할되기 때문이다. 상기 임계값이 본래의 바람직한 스위칭 임계값에 대해 각각 대칭되는 높은 값과 낮은 값을 갖도록 선택되면, 전체적으로는 편차가 가장 적으나 본래의 값을 가져야 하는 곳에서는 임계값이 정확하지 않다. 이는 이벤트만을 카운팅하고자 하는 경우에는 아무런 도움이 되지 않는다. 부가적으로 예컨대 센서 공학에서 정확한 위치 설정 또는 시간 설정이 이루어져야 하는 경우 이러한 특성은 방해가 된다. 예컨대 거의 사인파에 가까운 신호를 평가해야 하는 센서, 예컨대 휠 센서의 경우 정확성을 위해서는 신호의 영점 교차지점에서 접속되는 것이 바람직하며, 반면 간섭 안정성을 위해서는 신호 말단부 근처에서 접속되어야 한다.
본 발명은 비교기에 관한 것이다. 비교기는 입력값, 예컨대 입력 전압을 논리 상태로 표현하기 위해 사용된다. 입력 전압이 비교기의 임계값에 미달하면 상기 비교기의 출력 전압은 제 1 논리 레벨, 예컨대 L이고, 입력 전압이 임계값을 초과하면 출력 전압은 제 2 논리 레벨, 예컨대 H이다.
도 1은 본 발명에 따른 비교기 회로의 제 1 실시예를 나타낸 도면이고,
도 2는 입력 신호(E) 및 상기 입력 신호에 의해 트리거링된 스위칭 과정의 개략도이며,
도 3은 리세트 회로를 포함하는 비교기 회로가 제공되는 제 2 실시예를 나타낸 도면이다.
본 발명의 목적은 히스테리시스가 없는 정확하고 광범위한 스위칭 임계값을 가지며, 간섭 안정성을 제공함으로써 장해를 일으키는 바운싱을 예방하는 비교기 회로를 제공하는 것이다.
상기 목적은 청구항 제 1 항에 제시된 특징들을 갖는 비교기 회로에 의해 달성된다. 본 발명에 따라 회로 출력부가 제 1 논리 레벨에서 제 2 논리 레벨로 전환된 후 입력 신호가 제 1 비교기(K1)의 스위칭 임계값(T1)보다 더 높은 제 2 임계값(T2)에 도달할 때까지 스위칭 백되지 않고 유지됨으로써 바람직하지 않은 바운싱이 방지된다. 회로 출력부의 스위칭 임계값은 제 1 비교기(K1)의 스위칭 임계값(T1)에 의해 정해진다. 그러나 스위칭 시점은 입력 신호가 제 2 임계값에 도달하는지 및 그 시기는 언제인지의 여부에 따라 좌우된다.
본 발명의 또 다른 바람직한 실시예들은 종속항에 제시된다.
본 발명의 한 실시예에 따르면 감시 회로는 히스테리시스를 갖는 제 2 비교기(K2) 및 논리 회로(LS)를 포함하며, 상기 제 2 비교기(K2)의 입력부는 회로 입력부(E)에 연결된다. 상기 감시 회로는, 전송된 입력 신호(E)가 히스테리시스를 갖는 비교기 K2를 접속시키기에 충분히 큰 경우에만 비교기 K1이 신호를 제공하도록 형성된다. 입력 신호가 너무 작으면 출력 신호는 스위칭 전환되지 않는다. 비교기 K2는 출력부 자체에 직접 작용하지는 않지만, 비교기 K1이 다시 스위칭 백되어 새로운 출력 에지를 야기시킬 수 있도록 회로를 릴리스시켜야 한다.
본 발명의 매우 바람직한 실시예에서는 비교기 회로가 정해진 출력 상태로 전환될 수 있는 리세트 회로가 제공되며, 상기 출력 상태는 리세트 신호의 인가시 비교기(K1, K2)가 어떤 스위칭 상태를 갖는지에 따라 좌우된다. 상기 리세트 회로의 의미는 비교기 K1의 최초의 스위칭 전환(최초의 출력 에지)이 리세트 이벤트 또는 리세트 종료에 의해서가 아니라, 정확히 입력 신호(E)가 비교기 K1의 스위칭 전환을 야기하는 시점에 수행된다는 점에 있다. 리세트 신호에 의해 한 편으로는 비교기 회로의 출력 신호(A)가 L-상태로 되고, 다른 한 편으로는 비비교기 출력 회로가 로킹된다. 내부 비교기 출력부가 출력부에 인가된 상태와 일치하는 시점이 되어야 릴리스된다. 따라서 비교기 회로의 출력부(A)에서의 다음 출력 에지가 비교기 K1의 스위칭에 의해서도 일어난다는 것이 보증된다.
리세트 회로의 또 다른 장점은 예컨대 비교기의 출력 신호가 레벨 L을 취하게 되는 출력부 위치에 도달됨으로 인해 회로의 전류 소비에 유리하게 작용한다는 점이다.
하기에는 도면에 도시된 실시예에 따라 본 발명이 더 자세히 설명된다.
도 1은 본 발명의 제 1 실시예를 나타낸다. 회로의 입력부(E)는 2 개의 비교기(K1, K2)의 입력부로 이어진다. 비교기 K1은 히스테리시스를 갖지 않으며, 입력 신호가 임계값(T1, 도 2 참조)을 초과하면 L에서 H로 스위칭된다. 비교기 K2는 히스테리시스를 갖는다. 비교기 K2는 신호(E)가 임계값(T2)을 초과하면 L에서 H로 스위칭되며, 신호(E)가 T3이하로 하강하면 H에서 L로 스위칭된다. 상기 비교기들(K1, K2)의 출력 신호는 출력 회로(F1)에 연결되는 2 개의 출력부를 갖는 논리 회로(LS)에 전송된다. 상기 출력 회로(F1)는 2 개의 NOR-게이트(N1, N2)로 구성된 플립플롭 회로이며, 상기 플립플롭 회로는 정지 상태에서 출력부(A)에 신호 레벨(L)을 갖는다. 상기 논리 회로(LS)는 2 개의 AND-게이트(U1, U2)를 갖는다. 제 1 AND-게이트(U1)의 출력부는 플립플롭 회로(F1)의 세트 입력부(S1)에 접속되고, 제 2 AND-게이트(U2)의 출력부는 플립플롭 회로(F1)의 리세트 입력부(R1)에 접속된다. 비교기 K1의 출력은 상기 AND-게이트(U1)의 제 1 입력부에 연결되고, 제 1 부정 게이트(I1)를 통해 AND-게이트(U2)의 제 1 입력부에 연결된다. 비교기 K2의 출력은 제 2 AND-게이트(U2)의 제 2 입력부에 연결되고, 제 2 부정 게이트(I2)를 통해 제 1 AND-게이트(U1)의 제 2 입력부에 연결된다.
회로의 출력 상태는 입력 신호 E=0이 될 때 정해진다. 이 경우 비교기(K1, K2)의 출력 신호는 각각 L이다. 따라서 AND-게이트(U1)의 제 1 입력부에 상기 신호 L이 인가되고, 부정 게이트(I2)에 의해 변환된 결과 상기 AND-게이트(U1)의 제 2 입력부에는 신호 H가 인가된다. 제 2 AND-게이트(U2)의 제 1 입력부에는 부정 게이트(I1)에 의한 변환의 결과 H가 인가되고, 제 2 입력부에는 값 L을 취하는 비교기(K2)의 출력 신호가 인가된다. 그 결과 플립플롭 회로(F1)의 세트 입력부(S1)에는 그의 리세트 입력부(R1)에서와 같이 각각 신호 L이 인가되며, 상기 플립플롭 회로(F1)의 출력 신호(A)는 마찬가지로 L이다.
도 2에는 입력 신호(E)의 파형이 개략적으로 도시되어있다. 도표에서 라인 T1은 비교기 K1의 스위칭 임계값을 나타내며, 라인 T2는 비교기 K2의 스위치-온 임계값을 나타내고, 라인 T3는 비교기 K2의 스위치-오프 임계값을 나타낸다.
도 2에 상응하게 입력 신호(E)가 값 0으로부터 비교기(K1)의 임계값(T1)까지 증가되어 시점 t1에서 상기 임계값에 도달된다. 이로써 K1의 출력 신호는 시점 t1에서 H가 된다. 그 결과 시점 t1에서는 AND-게이트(U1)의 두 입력부에 신호 H가 인가되고, U1의 출력 신호도 마찬가지로 H로 바뀐다. 상기 AND-게이트(U1)의 출력 신호는 플립플롭 회로(F1)의 세트 입력부(S1)에 전송되기 때문에, 상기 플립플롭 회로가 세팅되며, 그의 출력부는 시점 t1에서 값 H를 취한다. 입력 신호(E)는 비교기 K2의 스위치 온 임계값 이하에 놓이기 때문에, 상기 비교기 K2의 출력 신호는 시점 t1에서 L에 유지된다.
신호(E)는 계속 상승하여 시점 t2에서 비교기 K2의 스위치 온 임계값(T2)에 도달한다. 따라서 상기 비교기 K2는 출력부에서 H에 스위칭된다. 부정 게이트(I2)에 의한 변환의 결과 제 1 AND-게이트(U1)의 제 2 입력부가 L에 도달함에 따라 AND-게이트(U1)의 출력 신호도 역시 L로 강하된다. 비교기 K1의 출력 신호 H가 부정 게이트(I1)에 의해 변환됨으로써 AND-게이트(U2)의 제 1 입력부에 신호 L이 인가된다. 그 결과 제 2 AND-게이트의 출력 신호가 L에 머무르며, 플립플롭 회로(F1)의 출력 신호도 변동되지 않은 채 값 H에 머무른다.
시점 t3에서는 입력 신호가 임계값 T2아래로 강하된다. 그러나 임계값 T3에 미달하는 경우에는 비교기 K2가 그의 히스테리시스에 따라 먼저 출력부에서 다시 L로 강하되기 때문에, 시점 t3에서는 비교기(K1, K2)의 스위칭 상태에서 아무것도 변동되지 않으며, 플립플롭 회로(F1)의 출력부(A)는 H에 머무른다.
시점 t4에서는 입력 신호(E)가 비교기 K1의 임계값(T1) 아래로 강하된다. 그러나 비교기 K2의 출력 신호는 H에 머무르게 되는데, 그 이유는 신호 E가 임계값 t3아래로 아직 강하되지 않았기 때문이다. 그 결과 제 1 AND-게이트(U1)의 입력부에각각 신호 L이 인가되고, 제 2 AND-게이트(U2)의 두 입력부에는 각각 신호 H가 인가된다. 따라서 시점 t4에서 AND-게이트(U2)의 출력 신호는 H로 되고, 플립플롭 회로(F1)는 리세팅되며, 상기 플립플롭 회로(F1)의 출력부는 H에서 다시 L로 되돌아간다.
시점 t5에서는 신호(E)가 다시 비교기 K1의 임계값(T1)에 도달함에 따라, 상기 비교기 K1의 출력 신호가 H로 바뀐다. 제 1 부정 게이트(I1)에 의한 변환의 결과 제 2 AND-게이트(U2)의 제 1 입력부가 값 L에 세팅된다. 따라서 제 2 AND-게이트의 출력부도 역시 L에 머무른다. 또한 부정 게이트(I2)에 의한 K2의 출력 신호의 변환의 결과 제 1 AND-게이트(U1)의 제 2 입력부가 L에 놓이기 때문에, 세트 입력부(S1)에 인가되는 신호 레벨도 L이 된다. 따라서 플립플롭 회로는 시점 t4에서 취해진 상태에 계속 머무르게 되고, 그의 출력 신호는 L에 머무른다.
시점 t6에서는 입력 신호(E)가 다시 레벨 T1 아래로 강하됨에 따라 비교기 K1의 출력 신호가 다시 L로 바뀐다. 따라서 제 1 AND-게이트의 두 입력부에 신호 L이 인가되고, 그의 출력부에도 마찬가지로 L이 인가된다. 그런 다음 제 2 AND-게이트에는 부정 게이트(I1)에 의한 변환의 결과 두 입력부에 값 H가 인가됨으로써, 상기 제 AND-게이트의 출력부에 신호 H가 발생하고 플립플롭 회로가 리세팅된다. 그러나 상기 플립플롭 회로는 이미 앞서 그의 출력부에서 레벨 L을 취하였기 때문에 출력 신호(A)는 변동되지 않고 유지된다.
시점 T7에서는 입력 신호(E)가 비교기 K2의 스위치 오프 임계값 T3아래로 강하된다. 따라서 K2의 출력 신호는 L로 되돌아간다. 두 비교기는 이 상태에서 출력 신호 L을 가지며, 그 결과 상기 두 AND-게이트(U1 및 U2)의 출력 신호는 각각 L이 된다. 따라서 플립플롭 회로의 출력부는 변동되지 않고 L에 머무른다.
시점 T8에서는 입력 신호(E)가 다시 비교기 K2의 스위치 오프 임계값 T1에 도달한다. 그러나 상기 비교기 K2는 T3에서가 아니라 T2에서 L로부터 H로 스위칭되고, 상기 입력 신호에서는 비교기 K1이 마찬가지로 출력부에서 L을 가리키기 때문에, t8에서는 스위칭 상태의 변동이 일어나지 않는다.
시점 t9에서는 입력 신호(E)가 다시 비교기 K1의 스위치 온 임계값 T1에 도달한다. 그 결과 상기 비교기 K1의 출력 신호는 L에서 H로 바뀐다. 비교기 K2는 이 시점에 출력 신호 L을 갖는다. 상기 출력 신호 L이 제 2 부정 게이트(I2)에 의해 변환됨에 따라, 시점 t9에서 제 1 AND-게이트(U1)의 두 입력부에 신호 H가 인가된다. 따라서 시점 t9에서는 상기 AND-게이트(U1)의 출력 신호가 H로 바뀌고, 그로 인해 플립플롭 회로(F1)가 세팅되고, 그의 출력부 A가 L에서 H로 바뀐다.
시점 t10에서는 입력 신호(E)가 다시 비교기 K1의 임계값 T1아래로 강하되기 때문에, 상기 비교기 K1의 출력 신호가 H에서 L로 바뀐다. 그 결과 제 1 AND-게이트(U1)의 출력부가 H에서 L로 강하된다. K1의 출력 신호가 부정 게이트(I1)에 의해 변환됨에 따라 제 2 AND-게이트(U2)의 제 1 입력부에 신호 H가 인가되고, 제 2입력부에는 비교기 K2의 출력 신호 L이 인가된다. 따라서 AND-게이트(U2)의 출력 신호는 L이 되고, 플립플롭 회로(F1)의 상태는 변동되지 않고 값 H에 머무른다.
시점 t11에서는 입력 신호(E)가 다시 제 1 비교기(K1)의 임계값(T1)에 도달된다. 따라서 상기 비교기 K1의 출력 신호는 H로 된다. 또한 비교기 K2의 출력 신호는 L에 머무르기 때문에, 제 1 AND-게이트(U1)의 출력 신호는 H로 되고, 제 2 AND-게이트(U2)의 출력 신호는 L에 머무른다. 그럼으로써 플립플롭 회로(F1)가 세팅된다. 그러나 상기 플립플롭 회로(F1)는 시점 t9에서 이미 출력 신호 H를 취했기 때문에, 상기 플립플롭 회로(F1)의 출력 신호는 변동되지 않고 유지된다.
시점 t12에서 t17까지 진행되는 스위칭 과정은 시점 t2에서 t7까지의 스위칭 과정과 일치하기 때문에 반복하여 설명하지 않기로 한다.
도 2의 도표에 따르면, 플립플롭 회로(F1)는 비교기의 임계값 T1이 초과되는 경우에 세팅되고, 단지 히스테리시스를 갖는 비교기의 더 높은 임계값 T2가 초과되는 경우에만 리세팅된다는 것을 알 수 있다. 상기 임계값 T2에 도달하지 않으면 비교기 K2는 그의 출력부에서 값 H에 도달하지 않게 되고, 그 결과 플립플롭 회로(F1)의 리세트 입력부(R1)가 리세팅에 필요한 값 H를 취할 수 없다.
도 3은 리세트 회로(RS)가 제공되는, 본 발명에 따른 비교기 회로의 제 2 실시예를 나타낸다. 상기 리세트 회로는 플립플롭 회로(F1)의 제 2 NOR-게이트(N2)의 출력부에 연결되는 제 1 입력부를 갖는 제 3 AND-게이트(U3)로 구성된다. 그러나 도 1과는 달리 제 1 NOR-게이트(N1)의 제 2 입력부가 제 2 NOR-게이트(N2)의 출력부에 직접 연결되는 것이 아니라, 제 3 AND-게이트(U3)의 출력부에 연결된다. 상기 제 3 AND-게이트(U3)의 제 2 입력부는 제 3 부정 게이트(I3)를 통해 리세트 입력 단자(C)에 연결된다. 상기 입력부(C)에 신호 L이 인가되면 부정 게이트(I3)에 의한 변환을 통해 AND-게이트(U3)의 제 2 입력부에서 입력 신호가 값 H로 된다. 이 경우 출력 신호(A)는 오직 플립플롭 회로(F1)의 제 2 NOR-게이트(N2)가 그의 출력부에서 값 H를 가리키느냐 또는 값 L을 가리키느냐에 따라 좌우된다. 이는 리세트 입력부(C)에 신호 L이 인가되면 제 3 AND-게이트(U3)만큼 확장된 플립플롭 회로(F1)가 도 1의 플립플롭 회로(F1)와 똑같이 작동한다는 것을 의미한다. 상기 리세트 입력부(C)에 신호 H가 인가되면 U3의 제 2 입력부에서의 입력 신호는 값 L을 취하고, 그 결과 상기 회로의 출력부(A)는 L로 바뀐다.
상기 리세트 입력부(C)는 또한 NOR-게이트(N3, N4)로 구성된 제 2 플립플롭 회로(F2)의 리세트 입력부(R2)에 연결된다.
AND-게이트(U1, U2)는 각각 3 개의 입력부를 갖는다. 2 개의 제 1 입력부들은 도 1의 실시예에서와 동일하게 접속된다. 제 3 입력부들은 모두 제 2 플립플롭 회로(F2)의 출력부(A2)에 연결된다. 상기 플립플롭 회로(F2)의 세트 입력부(S2)는 배타적 OR 게이트(X)의 출력부에 연결된다. 상기 배타적 OR 게이트의 하나의 입력부는 부정 게이트(I1)의 출력부 및 제 2 AND-게이트(U2)의 제 1 입력부에 연결된다. 상기 배타적 OR 게이트(X)의 또 다른 입력부는 회로의 출력부(A)에 연결된다.
리세트 회로의 동작 방식을 기술하기 위해 하기에서는 비교기 K1이 출력 신호 H를 가지고, 비교기 K2가 출력 신호 L을 가지는 경우를 채택하였다. 이는 예컨대 도 2에서 t9와 t10사이의 간격에 해당된다.
이 경우 리세트 입력부(C)에 신호 H가 인가되면 출력부(A)는 신호 L에 리세팅된다. 플립플롭 회로(F2)의 리세트 입력부에는 신호 H가 인가된다. 배타적 OR 게이트의 제 1 입력부에는 I1에 의해 변환된 K1의 출력 신호, 즉 신호 L이 인가된다. 배타적 OR 게이트의 제 2 입력부에도 마찬가지로 신호 L이 인가된다. 그 결과 배타적 OR 게이트(X)의 출력 신호도 역시 L이 된다. 결과적으로 상기 플립플롭 회로(F2)는 초기 상태로 되돌아간다. 상기 플립플롭 회로(F2)의 출력부(A2)는 L로 바뀐다. 그 결과 AND-게이트(U1 및 U2)가 각각 비교기(K1, K2)의 출력 신호를 차단한다.
이제 리세트 신호가 L로 바뀌면 출력부(A)는 값 L에 머무르고, 플립플롭 회로(F1)는 출력 상태에 머무르게 된다. 플립플롭 회로(F2)도 마찬가지로 상태를 변경하지 않으며, 그의 출력(A2)은 L에 머무른다. 따라서 AND-게이트 U1 및 U2도 여전히 비교기(K1, K2)의 출력 신호를 차단한다.
입력 신호의 변동에 따라 K1의 출력 신호가 값 L을 취하는 경우, 즉 출력 상태에 상응하는 위치에 있게 되는 경우, 배타적 OR 게이트(X)의 한 쪽 입력부는 H로 바뀌고, 다른 쪽 입력부는 L에 머무른다. 그에 상응하게 배타적 OR 게이트(X)의 출력 신호가 값 H를 취하게 됨에 따라 플립플롭 회로(F2)의 세트 입력부에 H가 인가된다. 그로 인해 AND-게이트(U1, U2)의 2 개의 제 3 입력부가 각각 H에 세팅됨에 따라, 이전에 리세트 회로에 의해 야기되었던, K1, K2의 신호의 래칭(latching)이 다시 상쇄된다.
전술한 실시예들은 변환된 로직에 의해서도 구현될 수 있으며, 이 경우 논리적 신호 L 및 H가 서로 교환된다.

Claims (10)

  1. 입력부(E), 출력부(A) 및 제 1 비교기(K1)를 포함하며, 상기 제 1 비교기(K1)는 상기 입력부(E)에 연결되고, 입력 신호가 제 1 임계값(T1)을 초과하면 그의 출력부에서 제 1 논리적 신호로부터 제 2 논리적 신호로 전환하며, 출력부(A)가 제 1 논리적 신호에서 제 2 논리적 신호로 전환되는 것은 오직 제 1 비교기(K1)가 제 1 논리적 신호에서 제 2 논리적 신호로 전환하는 것을 통해서만 트리거링 수 있는 비교기 회로에 있어서,
    출력부(A)가 제 2 논리적 신호로 전환된 후, 입력 신호가 제 1 임계값(T1)보다 더 높은 제 2 임계값(T2)에 도달할 때까지 상기 출력부(A)의 전환을 차단시키는 감시 회로(K2, LS, F1)를 포함하는 것을 특징으로 하는 비교기 회로.
  2. 제 1항에 있어서,
    상기 감시 회로는 입력 단자(E)에 연결되는 제 2 비교기(K2), 출력 회로(F1) 및 논리 회로(LS)를 포함하고,
    상기 제 2 비교기(K2)는 스위치 온 임계값(T2) 및 스위치 오프 임계값(T3)(T2>T3)에 의해 스위칭 히스테리시스를 가지며,
    상기 논리 회로(LS)는, 입력 신호(E)가 임계값 T1을 초과하면 상기 출력 회로(F1)는 제 2 논리적 신호를 송출하고, 상기 입력 신호(E)가 임계값 T2를 초과한후 다시 임계값 T1아래로 강하할 때까지, 상기 출력 회로(F1)의 제 1 논리적 신호로의 귀환이 차단된 상태로 유지되도록 비교기(K1, K2)의 출력 단자를 상기 출력 회로(F1)에 연결시키는 것을 특징으로 하는 비교기 회로.
  3. 제 1항 또는 2항에 있어서,
    상기 출력 회로(F1)가 세트 입력부(S1), 리세트 입력부(R1) 및 출력부(A)를 가진 플립플롭 회로인 것을 특징으로 하는 비교기 회로.
  4. 제 2항 또는 3항에 있어서,
    상기 논리 회로(LS)가 제 1 및 제 2 AND-게이트(U1, U2)를 포함하고, 상기 제 1 AND-게이트의 제 1 입력부는 비교기 K1의 출력부에, 제 2 입력부는 제 2 부정 게이트(I2)의 출력부에 연결되고, 상기 부정 게이트(I2)의 입력부는 제 2 비교기(K2)의 출력부에 연결되며, 제 2 AND-게이트(U2)의 제 1 입력부는 제 1 부정 게이트(I1)의 출력부에 연결되고, 상기 제 1 부정 게이트(I1)의 입력부는 상기 비교기 K1의 출력부에 연결되며, 상기 제 2 AND-게이트(U2)의 제 2 입력부는 제 2 비교기(K2)의 출력부에 연결되는 것을 특징으로 하는 비교기 회로.
  5. 제 3항 또는 4항에 있어서,
    상기 플립플롭 회로(F1)는 제 1 및 제 2 NOR-게이트(N1, N2)로 형성되고, 그중 하나의 NOR-게이트의 출력부가 각각 다른 하나의 NOR-게이트의 입력부에 연결되는 것을 특징으로 하는 비교기 회로.
  6. 제 2항 내지 5항 중 어느 한 항에 있어서,
    상기 출력 회로(F1)가 비교기(K1, K2)의 회로 상태와 상관없이 정지 상태로 리세팅될 수 있고, 상기 정지 상태에서는 출력부(A)에서의 신호가 제 1 논리적 신호인 것을 특징으로 하는 비교기 회로.
  7. 제 3항 내지 6항 중 어느 한 항에 있어서,
    상기 리세트 회로는, 상기 두 비교기(K1, K2)가 출력 신호로서 제 1 논리적 신호를 포함할 때까지 플립플롭 회로(F1)의 입력부들을 래칭하는 것을 특징으로 하는 비교기 회로.
  8. 제 7항에 있어서,
    상기 리세트 회로는 제 3 AND-게이트(U3), 제 2 플립플롭 회로(F2) 및 배타적 OR 게이트(X)를 포함하고,
    상기 제 3 AND-게이트(U3)의 한 쪽 입력부는 상기 플립플롭 회로(F1)의 제 2 NOR-게이트(N2)의 출력부에 연결되고, 다른 한 쪽 입력부는 제 3 부정 게이트(I3)의 출력부에 연결되며, 상기 제 3 AND-게이트(U3)의 출력부는 플립플롭 회로(F1)의 제 1 NOR-게이트(N1)의 입력부에 연결되고,
    상기 제 2 플립플롭 회로(F2)의 리세트 입력부는 리세트 신호용 입력 단자(C)에 연결되며, 그 출력부(A2)는 제 1 AND-게이트(U1)의 제 3 입력부 및 제 2 AND-게이트(U2)의 제 3 입력부에 연결되고,
    상기 배타적 OR 게이트(X)의 출력부는 상기 제 2 플립플롭 회로(F2)의 세트 입력부(S2)에 연결되고, 상기 배타적 OR 게이트(X)의 제 1 입력부는 제 1 부정 게이트(I1)의 출력부 및 제 2 AND-게이트(U2)의 제 2 입력부에 연결되고, 상기 배타적 OR 게이트(X)의 제 2 입력부는 제 3 AND-게이트(U3)의 출력부에 연결되는 것을 특징으로 하는 비교기 회로.
  9. 제 1항 내지 7항 중 어느 한 항에 있어서,
    상기 비교기(K1, K2)의 임계값이 T3< T1< T2를 충족하도록 선택되는 것을 특징으로 하는 비교기 회로.
  10. 제 1항 내지 9항 중 어느 한 항에 있어서,
    상기 제 1 논리적 신호가 L이고, 제 2 논리적 신호는 H인 것을 특징으로 하는 비교기 회로.
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