KR20010098897A - 디램 및 논리회로 장치가 내장된 집적회로의 제조 공정 - Google Patents

디램 및 논리회로 장치가 내장된 집적회로의 제조 공정 Download PDF

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KR20010098897A
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Abstract

공통 반도체 기판에 심겨진 DRAM 장치와 논리회로 장치 제조를 위한 방법을 개시하고 있다. 상기 방법에 있어서, 논리회로 장치 및 DRAM 장치 영역은 기판의 불연속적인 영역속으로 도펀트를 선택적으로 주입함에 의해 기판내에 형성된다. 기판의 여러 영역과 전기적으로 분리시키기 위해 산화막 영역이 형성된다. 그 후,게이트 산화물과 상기 게이트가 형성된다. 상기 장치의 소스와 드레인이 주입에 의해 형성된다. 소스와 드레인은 첫째 비소(As) 주입과 뒤따른 두번째 인(P) 주입에 의해 형성된다. 인(P) 주입 조건은 첫째 반도체 기판에 손상을 결정하고 둘째 장치의 접합부에 관한 손상의 위치를 결정함에 의해 선택된다. 그 후, 상기 인(P) 주입 조건은 비소(As) 주입에 의해 발생한 손상에 관해 접합부의 위치를 이동시키도록 선택된다.

Description

디램 및 논리회로 장치가 내장된 집적회로의 제조 공정{A process for fabricating an integrated circuit that has embedded DRAM and logic devices}
본 발명은 집적회로의 제조 공정에 관한 것이며, 더 구체적으로는 디램(DRAM)장치 및 논리 장치가 내장된 집적회로의 제조 공정에 관한 것이다.
칩내 시스템(system-on-a chip) 제품과 같은, 주문형 집적회로(ASIC)는 단일 칩상에 내장된 동적 랜덤 접근 기억장치(DRAM) 셀(cell) 및 논리회로 모두를 필요로 한다. 이러한 집적은 하나의 반도체 칩에 위치한 기억장치와 다른 반도체 칩에 위치한 논리회로사이에서 발생하는 바람직하지 않는 지연을 감소시켜 성능을 개선시킨다. 그러나, DRAM 셀에서 장치의 성능 요구는 논리회로에서 장치의 성능 요구와는 완전히 다르다. 이 장치들의 성능요구의 차이점은 논리회로의 제조 공정을 DRAM 셀에서 장치의 제조 공정과 통합시키는 것을 어렵게 만든다.
예를 들어, DRAM 셀내의 장치들과 논리 장치 모두가 MOSFET(Metal-Oxide -Semiconductor Field Effect Transistor )일 때, 논리회로 MOSFET 장치는 온 상태(on state)에서 높은 전류(대략 0.75 mA/㎛) 구동을 가지는 것이 필요하다. 높은 전류 구동을 얻기 위해서, 대가로 오프 상태(off state)에서 높은 전류누설이 발생한다. 따라서, 논리회로 MOSFET 장치를 위한 누설 제어는 그리 엄격하지 않다(대략 25。C 에서 1 nA/device 및 125。C 에서 1 nA/device 이상). 반대로 DRAM MOSFET 장치를 위한 누설 제어는 기억 데이타 유지 시간을 만족하기 위해 매우 엄격하다( 예를 들어, 125。C에서 160 fA/device) 이하).
전형적인 MOSFET 장치의 제조 공정에서, 전도성 지역을 형성하기 위해 불순물(즉 도펀트(dopant))이 반도체 내에 주입된다. 도펀트는 n-타입(예를 들어 비소(As), 인(P)) 또는 p-타입(붕소)이 있다. 전형적으로, 도펀트는 이온 주입법(ion implantaion)에 의해 기판에 주입된다. 이온 주입법에서, 수십 keV에서 수백 keV까지 높은 에너지를 이용하여 도펀트 원자들은 기판을 향해 가속된다. 특정 이온 주입법을 위한 에너지의 양은 도펀트 원자의 크기와 기판에 이온 주입될 깊이에 따른다.
이온 주입은 반도체 기판에 손상을 주는 것으로 잘 알려져 있다. 특히, 반도체 기판은 결정 구조이며, 결정 구조는 이온 주입에 의해 손상을 입는다. 손상이 장치의 접합부의 부근내라면, 결정 구조의 손상은 장치의 전류 누설에 직접 영향을 끼치는 것도 잘 알려져 있다. 장치의 접합부는 p-타입 도핑된 지역과 n-타입 도핑된 지역사이의 접촉지역이다.
개개의 장치들은 단일 집적회로 칩상에 더 많은 장치를 위치시켜야 하는 요구를 수용하기 위해서 크기가 더 작아지고 있다. 더 작은 크기로 인해, 기판내의 소스(source) 및 드레인(drain)의 깊이 역시 감소하고 있다. 그 결과 소스 및 드레인을 형성하기 위한 이온 주입이 초래하는 실리콘 기판의 손상은 기판 표면에 더 가까워진다. 상기 손상이 기판 표면에 더 가까울수록, 이 손상으로부터 초래되는 장치의 누설전류는 더 커진다.
장치 크기가(디자인 기준으로 전형적으로 참고되는) 0.18㎛ 이하로 감소함에 따라, 내장 DRAM 장치의 n-타입 소스 및 드레인을 형성하기 위한 비소(As) 이온 주입이 초래하는 누설 전류는 용인 한계(0.16㎛ 장치의 125。C에서 대략 100fA) 이상으로 증가하게 된다.
그 결과로, 이온 주입의 손상을 제어하는 내장 DRAM 장치의 소스와 드레인의 형성 공정이 연구되어졌다. 또한 단일 칩상에 내장 DRAM과 논리회로 장치 형성에도 역시 요망되기 때문에, 내장 DRAM 장치의 소스와 드레인 형성 공정은 논리회로 장치를 형성하는 공정과 양립할 수 있어야 한다.
본 발명은 단일 반도체 칩상에 내장된 고성능의 MOSFET 논리회로 장치와 DRAM 기억장치의 제조를 위한 방법에 관한 것이다. 본 발명의 방법은 DRAM 장치의 누설 전류를 제어하는 일련의 이온 주입 단계를 이용한다. 반도체 장치에 관련하여, 누설 전류는 장치가 오프 상태일 때, 장치를 통과해서 "누설" 또는 이동하는 전류를 말한다. 그러므로 이것은 장치가 오프 상태 일때 전류를 소실하기 때문에 전류 누설은 바람직하지 않다.
상기에 서술한 바와 같이, 용인 가능한 누설 전류의 양은 장치의 타입(즉 논리회로 또는 DRAM)과 장치의 크기(즉 0.18㎛ 또는 0.16㎛)에 따른다. 본 발명의 방법은 논리회로 FETs의 게이트 유전체 보다 두꺼운 DRAM 장치의 게이트 유전체를 요구하지 않고 각각의 성능을 만족하는 논리회로 FETs 및 내장 DRAM 장치를 생산한다. 게이트 유전체의 두께 차이를 두는 것은 내장 DRAM 장치와 논리회로 MOSFET 장치를 공통 기판상에서 만들 때 DRAM 장치의 누설전류를 요구치 이하로 하기 위한 해법으로 제안되어져 왔다.
도1은 본 발명의 공정의 공정 흐름도.
도2a 및 도2b는 접합부 위치상에 인(P) 주입의 효과를 도시하는 DRAM장치의 횡단면도.
도3은 단일 비소(As) 주입을 이용하여 형성된 소스와 드레인에서의 두개의 DRAM 장치와 본 발명의 공정을 이용하여 형성된 소스와 드레인에서의 제3 DRAM장치의 누설전류를 비교한 도면
도4는 0.18㎛ DRAM 전계 효과 트랜지스터(FETs)에 대한 게이트 전압의 함수인 드레인 전류에 미치는 인(P) 주입 에너지의 효과를 도시한 도면
도5는 0.16㎛ 논리회로 FET의 전류/전압(I/V) 특성에 미치는 인(P) 주입 에너지의 효과를 도시한 도면.
도6은 0.16㎛ DRAM FET와 0.18㎛ DRAM FET의 I/V 특성에 본 발명의 공정이 끼친 효과를 비교한 도면.
* 도면의 주요부분에 대한 부호의 설명
13: 반도체 기판 17:게이트 산화물층
18: 다결정 실리콘층 21:소스와 드레인 영역
DRAM 및 MOSFET 장치의 제조 공정 흐름의 예시는 도1의 흐름도를 참조하여 일반적으로 설명된다.
블록(1)을 참조하면, 처음으로 논리회로 및 DRAM 장치의 활성 및 고립 영역이 반도체 기판에 형성된다. 상기 논리회로 장치는 n-채널 또는 p-채널중 하나이다. 따라서, 적어도 상기 논리회로 장치중 일부가 n-채널 장치라면, 논리회로와 DRAM 영역 모두에 같은 채널형태의 장치를 형성하는 것이 공정효율을 얻기 위해서 유리하다.
n-채널 장치에 대해, MOSFET 논리회로 장치와 DRAM 장치 모두를 위한 p-터브(p-tub) 영역(즉, 붕소와 같은 p-타입 도펀트로 약하게 도핑된 반도체 영역)이 형성된다. p-터브가 형성되고 난 후, DRAM의 p-터브를 MOSFET의 p-터브로부터 분리하기 위하여 n-웰(n-well) 영역과 묻혀질 n-층이 형성된다. p-터브, n-웰, 묻혀질 n층은 기판으로 도펀트를 주입함으로서 형성된다. 반도체 기판에 도펀트를 이온 주입하기 위한 재료 및 조건은 해당 기술분야의 당업자에게 자명하므로 본 명세서에서 자세히 설명하지는 않는다.
산화막 영역(field oxide region)은 회로 디자인에의 요구에 따라 장치들을 전기적으로 분리하기 위하여 얕은 홈 분리(shallow trench isolation)를 이용하여 형성된다. 도핑된 영역과 산화막 영역을 형성하기 위한 과정과 조건은 해당기술분야의 당업장에게 전형적인 것이므로 본 명세서에서 논하지는 않는다.
블록(2)를 참조하면, 그리고 난후 게이트 유전체 층이 반도체 기판상에 형성된다. 게이트 유전체 재료는 ,다른 게이트 유전체 재료들도 적합하다고 주목받고 있지만, 전형적으로는 실리콘 이산화물(즉, 게이트 산화막)이다. 그것은 게이트 산화층이 논리회로 MOSFET 영역 및 DRAM 영역에서 같은 두께를 갖는다면 유리하다. 전형적으로, 게이트 산화막의 두께는 약 1nm 내지 약 10 nm 이다. 게이트 산화막의 얇은 층을 만드는 재료와 조건은 해당 기술분야의 당업자에게 자명하므로 본 명세서에서는 자세히 설명하지는 않겠다.
그리고 나서 DRAM 및 MOSFET 장치의 게이트가 형성된다. 상기 게이트들은 전형적인 과정을 이용하여 형성된다. 본 발명의 일 실시예에서, 첫째로 다결정 실리콘의 층이 기판위에 형성된다. 그리고나서, 상기 다결정층은 도핑된다. 다결정 실리콘에 도펀트를 이온 주입하기 위한 전형적인 수단은 당업자에게 잘 알려져 있으므로 여기서 논하지는 않는다. 도핑된 다결정 실리콘은 원래의 것이 형성되는 동안 도핑되거나 또는 이전에 형성된 다결정층에 도펀트가 이온 주입된다. 그리고 나면, 다결정층에서 게이트가 리소그래피 공정으로 정해진다.
블록(3)을 참조하면, 그 후 n-타입 도펀트가 n-채널 MOSFET 장치에 주입된다. 상기 다결정 게이트는 주입으로 부터 MOSFET 장치의 채널영역을 마스킹하고 주입 영역을 정한다. 본 발명의 공정에서, DRAM 장치가 이 주입 단계에서 마스킹되면 유리하다. 이 단계동안 DRAM 영역이 마스킹 된 결과로, DRAM에 대해 소스와 드레인 연장(extension)은 형성되지 않는다. DRAM에 대해 소스와 드레인 연장(extension)은 형성되지 않는 것에 기인하는 장점은 본 명세서의 참조문헌으로 병합되고, 본양수인에게 양도된 미국 제 08/938,755 호 출원에 더 자세히 논하고 있다.
블록(4)를 참조하면, 그 후 유전체 스페이서(spacer)(실리콘 이산화물 같이 전기적으로 주입된 재료로 만들어진 스페이서)가 실리콘 이산화물 층이 실리콘 기판에 제1 침착함 의해 형성된다. 그리고 나서, 상기 유전체 층은 MOSFET 논리회로 영역과 DRAM 영역 모두의 게이트에 장치 스페이서 인(P)접지를 형성하기 위해 비등방형 에칭 수단(예컨데 프라스마 에칭)을 이용하여 에칭된다. 유전체 스페이서를 형성하는 재료와 조건은 전형적인 것이므로 본 명세서에서는 자세히 설명하지 않는다. 상기 유전체 층의 넓이는 요망하는 넓이의 스페이서를 제공하기 위해 선택된다.(즉 상기 스페이서 넓이는 상기 장치 채널의 방향으로 스페이서에 의해 덮히는 기판의 부분이다.) 상기 스페이서와 다결정 게이트는 뒤이어 일어나는 소스와 드레인의 주입에 대해 마스크 역할을 한다. 따라서, 유전체 층의 두께는 장치에 대해 소스와 드레인 영역을 차례로 그리고 게이트와 결합하여 정하는 스페이서를 제공하기 위해 선택된다.
블록(5)를 참조하면, 스페이서가 형성되고 난 후, 그 곳에 소스와 드레인 영역을 형성하기 위해 기판에 비소(As)가 주입된다. 상기 주입 조건은 (즉, 에너지와 도우즈량(dose))은 약 0.1㎛ 내지 약 0.15㎛의 깊이의 접합부를 제공하기 위해 선택된다. 이러한 접합부 깊이를 가지는 장치는 표면에서 n-타입이 되지만, 상기 깊이의 아래의 기판은 p-타입이다. 이러한 주입을 위한 상기 조건(즉, 에너지와 도우즈량(dose))은 디자인 선택의 문제이며 해당 기술분야의 당업자에게 자명하다. 따라서, 상기 주입을 위한 조건과 재료는 여기서 자세히 논하지는 않는다. 적절한비소(As) 주입 조건의 일실시예는 30keV의 에너지와 3 xatoms/의 비소(As) 도우즈량이다.
이 주입의 결과로, 상기 소스와 드레인 영역은 기판에 어떠한 깊이를 갖는다. 상기 깊이는 해당 기술 분양의 당업자에 의해 용이하게 정해진다. 예를 들어, 30keV 내지 50keV 범위의 주입 에너지를 가지며 뒤이은 10 초당 1050 °C의 급속 열적 어닐링(thermal anneal)으로, 주입 손상에 의해 발생하는 기판 결함의 위치가 기판 표면으로 부터 50 nm 내지 100 nm가 된다. 인(P)의 주입 조건은 소스와 드레인 접합부의 위치를 이동시키기 위해 선택된다. 비소(As) 주입과 뒤이은 어닐링 후에 이동의 방향은 접합부 경계로부터 바깥쪽이다. 만약 논리회로 장치의 소스와 드레인의 위치 이동이 필요치 않다면, 상기 논리회로 장치는 이 주입 이전에 마스킹된다.
이동은 비소(As) 주입에 의해 손상된 기판 영역으로부터 멀리 이뤄진다. 따라서, 블록(6)을 참조하면, 인(P) 주입 조건이 선택되기 전에, 비소(As) 주입으로부터 기판 손상 위치가 확인되어져야 한다. 그리고 나면, 블록(7)을 참조하여, 비소(As) 주입에 의해 발생한 손상으로 부터 상기 접합부를 멀리 이동시키는 데 필요한 인(P) 주입을 위한 조건이 결정된다.
인(P) 주입 조건은 기판의 접합 공핍 영역의 위치상태에(즉, 넓이 및/또는 깊이)의해 결정된다. 접합 공핍 영역의 위치상태는 주입 조건(즉 에너지와 도우즈량)에 의해 정해진다. 접합 공핍 영역의 위치상태는 해당 기술분야의 당업자에 의해 용이하게 정해진다. 관련된 공핍영역뿐 아니라 접합부를(기판에서 n-타입 영역과 p-타입 영역 사이에 접촉부로 정의되는) 손상영역으로부터 멀리 이동시키는 것이 역시 상기 목적이다. 바깥 방향으로 접합부의 위치를 이동시키기 위해(즉 기판속으로 더 깊숙히), 기판에서 인(P) 주입의 깊이는(가장 높은 인(P) 농도의 기판에서의 깊이) 기판에서의 비소(As) 쪽의 깊이를 초과해야 한다. 인(P) 주입 조건이 결정되고 난후, 인(P)은 기판에 주입된다(블록(8)).
인(P) 주입후, 집적회로는 논리회로 장치를 위한 연결과 DRAM 장치를 위한 연결과 캐패시터가 형성되는 것에 의해 완성된다.
본 발명의 공정을 지금부터 도2a와 도2b를 참조하여 설명한다. 도2a는 공정 순서에 있어 소스와 드레인을 형성하기 위한 비소(As) 주입후와 기판에 비소(As)를 분산시키기 위한 어닐링 전의 지점에 DRAM 장치의 횡단면도이다. 특히, 도2a는 실리콘 기판(13)상에 형성된 세개의 DRAM 장치(10,11,12)를 도시한다. 장치(10,11,12)는 게이트 스택(14,15,16)을 각각 그 위에 형성시킨다. 상기 게이트 스택(14,15,16)은 게이트 산화물 층(17)위에 형성된 (전도성으로 도핑된) 두개의 다결정 실리콘 층(18,19)으로 표현된다. 상기 설명된 게이트 스택 구조는 도2a에 도시된다. 게이트 구조는 전형적으로 하나 또는 그 이상의 전도성 재료의 층을 가진다. 게이트 스택 구조의 다양성은 해당 기술분야의 당업자에게 자명한 것이다.
도2a에 도시된 실시예에서, 소스와 드레인 연장은 게이트 스택(14,15,16)이 형성되고 난 후 기판 영역에 형성되지 않는다. 다른 선택적인 실시예에서, 도펀트들은 소스와 드레인 연장을 형성하기 위한 게이트 스택이 형성되고 난 후 기판속으로 주입된다.
도2a를 참조하면, 유전체 재료층(예를 들어, 실리콘 질화물)(20)이 상기 구조위에 형성된다. 상기 유전체 재료층은(20)은 형성될 장치(10,11,12)의 소스와 드레인에서의 기판 영역을 노출시키기 위해 비등방적으로 에칭된다. 그 후 비소(As)가 실리콘 질화물 층(20)을 통해 소스와 드레인 영역(21)을 형성하기 위해 노출된 기판 영역에 주입된다. 상기 주입 조건은 약 0.1㎛ 내지 약 0.15㎛의 깊이를 가진 접합부를 제공하기 위해 선택된다. 그러한 접합부를 형성하는데 요구되는 상기 주입의 에너지와 도우즈량은 해당 기술분야의 당업자에게 잘알려져 있다. 약 30keV 내지 약 50keV의 주입 에너지가 적절한 것으로 주목받는다.
비소(As) 주입은 기판에 손상을 발생시킨다. 손상은 기판(13)의 결정 격자내에 결함의 형성이다. 비소(As) 주입후, 만들어진 구조는 도펀트들을 기판에 더 분산시키기 위해 어닐링된다. 이 어닐링을 위한 적절한 조건은 해당 기술분야의 당업자들에게 잘 알려져 있다. 비소(As) 주입과 뒤따른 어닐링후에, 소스 또는 드레인 접합부의 위치상태와 비소(As) 주입의 손상의 위치 상태는 고정되며 서로에게 알려진 관계에 있다. 비소(As) 주입동안, 실리콘 결정 기판은 비정질화된다. 주입된 비정질 영역은 도2a의 (21)과 유사한 모양 및 위치상태를 갖는다. 그것의 깊이는 비소(As) 주입의 에너지에 의해 유일하게 결정되며, 당업자들에게 잘 알려진 공식으로 결정되므로 여기서 설명하지는 않는다. 출판된 표들 역시 비소(As) 주입에 의한 비정질 영역의위치 상태를 결정하는 데 가용하다.
비소(As) 주입후 열적 어닐링 단계 동안 , 비정질 영역은 밑에 놓인 결정질 기판으로부터 에피택샬 층(epitxial layer)이 성장하는 방법으로 재결정화된다.비정질 영역은 예를 들어 <100>, <110>,<111>과 같이 몇개의 다른 결정 방위(도2a의 21을 참조)를 갖는 경계를 가지고 있기 때문에, 에피택샬 성장은 균일하지 않다. 따라서, 결정 결함이 성장후에 영역에 만들어진다. 이 공정중의 상기 결함은 대개 스택상의 단층(stacking faults)이다. 스택상의 단층에 더하여, 포인트 결함(point defects) 역시 주입동안 만들어진다. 이 포인트 결함은 비정질 영역의 약 10nm 내지 약 50nm 내를 제외하고, 비정질 영역보다 더 깊은 기판에 위치한다. 뒤이은 어닐링 단계동안, 이 포인트 결함 부근에 전위(dislocation)가 형성된다.
도2b를 참조하며, 인(P) 주입 전에 접합부의 위치가 점선(22)에 의해 도시된다. 비소(As) 주입으로부터 손상은 점선(22) 부근에서 어두운 지역(23)으로 도시된다.
그 후 인(P) 주입이 수행된다. 선(24)로 도시한 바와 같이, 인(P) 주입후에, 접합부의 위치는 점선(22)으로 도시된 이전 지역에 비해 이동하게 된다. 인(P) 이온중입을 위한 조건은 실선(24)에 의해 정해진 것과 같은 접합부의 위치로 이동시키기 위해 선택되어진다.
인(P) 주입 조건은 기판내의 비소(As) 도펀트의 분포에 따른 접합부의 이동을 요구한다. 기판에의 깊이의 함수인 도펀트의 상기 분포는 도펀트의 종단면을 참조한다. 도펀트의 깊이는 위치한 도펀트 종단면에서 최대 도펀트 농도에서의 기판 아래의 거리로 표현된다. 접합부를 이동시키기 위해, 최대 인(P) 농도의 깊이는 (주입과 뒤이은 어닐링 이후의) 인(P) 주입전의 최대 비소(As) 농도의 깊이보다 커야 한다. 인(P)은 실리콘에서 비소(As)보다 더 큰 확산성을 갖고 있다. 따라서,주입 순서는 비소(As) 주입을 먼저하고 두번째로 인(P) 주입을 할 필요가 있다. 이는 소스와 드레인의 면적 저항(sheet resistance)을 적절히 낮게 하게 하기 위해 첫번째(비소(As)) 주입의 도우즈량이 적어도 1 xatoms/가 되어야 하기 때문이다. 만약 인(P)이 그보다 높은 도우즈량으로 주입되면, 인(P)은 기판에 매우 깊숙히 확산되어 위험한 쇼트 채널 효과(short channel effects)가 일으키게 될 것이다. 두번째 인(P) 주입은 약 5 xatoms/내지 약 5 xatoms/범위의 도우즈량을 갖는다.
(실시예1)
게이트 길이 0.18 ㎛인 DRAM 장치를 제조한다. 세개의 장치를 제조한다. 상기 세개의 장치는 장치에 소스와 드레인을 형성하는 데 사용되는 주입 조건을 제외하고는 동일하다. 제1 장치는 단일 비소(As) 주입을 이용하여 형성된다. 상기 주입 에너지는 50keV이며 도우즈량은 3.2 xatoms/이다. 제2 장치는 단일 비소(As) 주입으로 형성된다. 제2 장치의 상기 비소(As) 주입 에너지는 30keV이며 도우즈량은 3.2 xatoms/이다. 제3 장치는 인(P) 주입이 뒤따른 비소(As) 주입을 이용하여 형성된다. 비소(As) 주입 에너지는 30keV 이며 도우즈량은 3.2 xatoms/이다. 인(P) 주입 에너지는 75keV 이며 도우즈량은 4.8 xatoms/이다.
게이트 전압의 함수인 드레인 전류( I/V 곡선을 참조)가 상기 세가지 장치에 대해 결정된다. 상기 장치들은 125。C의 온도에서 시험된다. 장치에 인가된 소스전압()는 0V 이다(=0). 드레인 전압()은 1.5 V이다(=1.5V). 기판 바이어스 전압()은 -0.75 V 이다(=-0.75V). 게이트 전압()은 -0.5V 내지 -3.5V의 범위를 갖는다(= -0.5V ~ -3.5V). 드레인 전류 ,(장치당 암페어)는 도3에서 게이트 전압의 함수로 도시된다. I/V 곡선(30)은 단일 50keV의 비소(As) 주입으로 형성된 장치에 관한 것이다.I/V 곡선(31)은 단일 30keV의 비소(As) 주입으로 형성된 장치에 관한 것이다. I/V 곡선(32)는 이중 비소(As)/인(P) 주입으로 형성된 장치에 관한 것이다. 도3은 0V 보다 작은의 값에 대해, 세장치의 모두의 드레인 전류가 상수인 것을 명백히 보여준다. 특히,단일 비소(As) 주입에 의해 형성된 소스와 드레인에서의 장치에 대한< 0V 에서의 드레인 전류는 약 90fA/cell 이다.< 0V에서 이중 비소(As)/인(P) 주입을 이용한 소스와 드레인이 형성된 장치에 대한 드레인 전류는 약 80fA/cell 이다. 이와같이 이중 비소(As)/인(P) 주입을 이용하여 형성된 장치에 대한 누설 전류는 단일 주입을 이용하여 형성된 장치의 누설전류보다 작다. 또한, 도3은의 함수인 드레인 전류가가 0.1V 보다 커질 때 급격하게 증가하는 것을 도시하고 있다. 이중 비소(As)/인(P) 주입을 이용하여 형성된 장치에 대한의 함수인 드레인 전류의 증가는 단일 비소(As) 주입을 이용하여 형성된 장치보다 더 빠르다.
인(P) 주입의 에너지의 효과 역시 구할 수 있다. 세개의 0.18㎛ DRAM 장치들은 전술한 바와 같이 제조된다. 세개의 모든 장치에 대한 소스와 드레인 영역은30keV의 에너지와 3.2 xatoms/의 도우즈량의 비소(As) 주입을 이용하여 형성된다. 제1 장치에서, 비소(As) 주입에 이어서 4.8 x/의 도우즈량과 50keV의 에너지의 인(P) 주입이 이뤄진다. 제2 장치에서, 비소(As) 주입에 이어서 4.8 x/의 도우즈량과 75keV의 에너지의 인(P) 주입이 이뤄진다. 제3 장치에서, 비소(As) 주입에 이어서 4.8 x/의 도우즈량과 100keV의 에너지의 인(P) 주입이 이뤄진다.
게이트 전압의 함수인 드레인 전류는 이 세 장치에 대해 전술한 조건을 이용하여 정해진다. 드레인 전류,(장치당 암페어)는 도4에서의 함수로 도시된다. 도4의 I/V 곡선은 장치들의 온 및 오프 상태 모두에서 이 장치의 상기 드레인 전류를 도시하고 있다. 오프-전류는=0 일때의 드레인 전류로 정의한다.
도4는 100keV의 인(P) 주입(I/V 곡선(35)로부터 정해지는) 만들어진 장치에 대한 누설 전류(장치의 오프 상태에서 드레인 전류)는 75keV 인(P) 주입(I/V 곡선(34)) 또는 50keV 주입(I/V 곡선(35))으로 형성된 장치의 누설전류보다 작다. 이는 더 높은 주입 에너지가 접합부를 더 기판 깊숙히 밀어넣기 때문이며, 따라서 주입에 의한 결함에서 멀어지기 때문이다. 도4의 상기 I/V 곡선은 인(P) 주입 에너지가 장치를 온 상태로 만드는 데 필요한에 미치는 영향을 역시 도시하고 있다.
도4의 I/V 곡선을 비교하면, 100keV의 주입(I/V 곡선(35))을 이용하여 형성된 장치는 명백히 75keV 및 50kev 주입보다 더 낮은 턴-온(turn-on) 전압을 가진다. 이와같이, 장치의 효율은 인(P) 주입 에너지의 증가에 따라 증가한다. 본 출원인은 특별한 이론을 가지기를 원하지는 않지만, 본 출원인은 증가된 효율은 더 높은 에너지의 주입 에너지에 의해 장치 접합부가 이동되어 (비소(As) 주입에 의해 발생한 손상에 관련하여) 증가된 거리에 기인한다고 믿는다. 주어진 인(P) 도우즈량에 대해, 기판내에 최고 인(P) 농도의 깊이는 주입 에너지가 증가함에 따라 증가할 것이다.
논리회로 FET 장치상에 인(P) 주입의 에너지 효과 역시 구할 수 있다. 세개의 0.16㎛ 논리회로 FETs가 제조되어진다. 제1 장치에서, 비소(As) 주입에 뒤따라 4.8 x/의 도우즈량과 50keV의 에너지의 인(P) 주입이 가해진다. 제2 장치에서, 비소(As) 주입에 뒤따라 4.8 x/의 도우즈량과 75keV의 에너지의 인(P) 주입이 가해진다. 제1 장치에서, 비소(As) 주입에 뒤따라 4.8 x/의 도우즈량과 100keV의 에너지의 인(P) 주입이 가해진다. 게이트 전압(V)의 함수인 드레인 전류(I)가 결정된다. 세 장치의 결과 I/V 곡선(23,24,25)는 도5에서 도시된다. 도5는 인(P) 주입의 에너지가 세 장치에 대해서 I/V 곡선에 대단치 않은 영향을 주는 것을 도시하고 있다. 세개의 장치들 모두 1nA/device 보다 작은 오프 전류를 갖는다.
0.18㎛의 DRAM 장치상에 게이트 전압의 함수인 드레인 전류의 주입의 효과는 (즉 I/V 곡선)는 0.16㎛ DRAM 장치상에 인(P) 주입의 효과와 비교된다. 상기 두 장치에 대해, 비소(As) 주입 조건은 30kev의 주입 에너지와 3.2 x이다. 상기 두 장치에 대한 I/V 곡선은 도6에 도시된 것과 같이 본질적으로 동일하다.
본 발명은 어떤 예시적인 실시예를 참조하여 설명되었지만, 해당기술 분야의 당업자는 본 발명의 취지와 범위로부터 이탈함이 없이 상기 실시예에 대한 개조가 이뤄질수 있는 것을 알수 있을 것이다.
상기 설명한 바와 같이 본 발명에 따르면 논리회로 FETs의 게이트 유전체 보다 두꺼운 DRAM 장치의 게이트 유전체를 요구하지 않고 내장 DRAM 장치와 논리회로 MOSFET 장치를 공통 기판상에서 만들 때 DRAM 장치의 누설전류를 요구치 이하로 하는 DRAM 및 논리 장치를 내장하는 집적회로를 제조할 수 있어 내장 DRAM 장치 및 논리회로 장치의 주설 전류 성능요구를 동시에 만족시킬 수 있다.

Claims (6)

  1. 장치 제조를 위한 방법에 있어서,
    반도체 기판내에 n-타입 영역을 형성하는 단계와;
    상기 n-타입 반도체 영역 위에 트랜지스터 게이트를 형성하는 단계와;
    상기 형성된 트랜지스터 게이트를 가진 상기 n-타입 반도체 기판속에 비소(As) 주입하는 단계로서, 비소(As) 주입 에너지는 약 30keV 내지 약 50keV이며 비소(As) 주입의 도우즈량은 적어도 약 3 x이고, 상기 기판에 주입된 비소(As)에 의해 정해지는 소스 영역과 드레인 영역은 각각 그와 관련된 접합부 경계를 가지는, 상기 비소(As) 주입 단계와;
    상기 n-타입 반도체속에 인(P) 주입하는 단계로서, 인(P) 주입의 도우즈량 및 에너지는 상기 접합부 경계를 더 기판속으로 이동시키기 위하여 선택되어지는, 상기 인(P) 주입하는 단계를 포함하는 장치 제조를 위한 방법.
  2. 제1항에 있어서, 상기 비소(As) 주입 단계 전에 트랜지스터 게이트 근처에 유전체 스페이서를 형성하는 단계를 더 포함하는 장치 제조를 위한 방법.
  3. 제2항에 있어서, 상기 비소(As) 주입 단계 후에 적어도 약 900。C의 온도에서 상기 기판을 어닐링하는 단계를 더 포함하는 장치 제조를 위한 방법.
  4. 제3항에 있어서, 상기 비소(As) 주입 단계 후 기판내 손상 영역을 결정하는 단계와 상기 접합부를 상기 손상 영역 밖으로 이동시키기 위해 인(P) 주입 조건을 선택하는 단계를 더 포함하는 장치 제조를 위한 방법.
  5. 제1항에 있어서, 상기 인(P) 주입 조건은, 상기 주입후 기판내 인(P)의 최고 농도가 기판내 비소(As)의 최고 농도보다 기판속에 더 깊이 위치되게 하도록 선택되어지는 장치 제조를 위한 방법.
  6. 제1항에 있어서, 상기 인(P) 주입 에너지가 약 50keV 내지 약 200keV의 범위이고 도우즈량은 약 1 x내지 약 1 x의 범위인 장치 제조를 위한 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0630390B2 (ja) * 1985-05-17 1994-04-20 松下電子工業株式会社 Ｃｍｏｓ型半導体装置の製造方法
JPH03229427A (ja) * 1990-02-05 1991-10-11 Matsushita Electron Corp Ｍｏｓ型半導体装置の製造方法
JP3064003B2 (ja) * 1990-11-09 2000-07-12 旭化成マイクロシステム株式会社 半導体装置の製造方法
US6249021B1 (en) * 1997-10-06 2001-06-19 Seiko Epson Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
US5858831A (en) * 1998-02-27 1999-01-12 Vanguard International Semiconductor Corporation Process for fabricating a high performance logic and embedded dram devices on a single semiconductor chip

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