KR20010098626A - 반도체 장치 - Google Patents

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KR20010098626A
KR20010098626A KR1020010020119A KR20010020119A KR20010098626A KR 20010098626 A KR20010098626 A KR 20010098626A KR 1020010020119 A KR1020010020119 A KR 1020010020119A KR 20010020119 A KR20010020119 A KR 20010020119A KR 20010098626 A KR20010098626 A KR 20010098626A
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Abstract

패턴 인식에서의 판독 방향이 되는 제1 방향으로 (n+1)개(n은 자연수) 배치된 패턴 Pa1 ∼ Pa3과, 마크 근접 영역 Rc1에 형성되고, 적어도 상기 제1 방향으로 3개 배치된 패턴 Pc1 ∼ Pc3을 포함하는 반도체 장치에 있어서, 상기 패턴 Pa1 ∼ Pa3끼리의 상기 제1 방향에서의 각 피치를 d1, d2, 패턴 Pc1 ∼ Pc3끼리의 상기 제1 방향에서의 피치를 dD, 패턴 Pa1로부터의 거리를 D로 하면, 적어도 D≤d1+d2가 성립하는 마크 근접 영역 Rc1에 있어서 관계식 |(dD-d1)/d1|≥α, |(dD-d2)/d2|≥α(1>α>0)을 만족하도록 상기 dD가 설정된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 장치의 평탄화와 제조 시에서의 위치 정렬 정밀도를 향상시킴으로써 집적도를 더욱 향상시키기 위한 반도체 장치의 구조를 대상으로 한다.
반도체 장치를 미세화하기 위해서는, 반도체 웨이퍼의 표면을 평탄화하는 것과 제조 공정 간에서의 위치 정렬의 정밀도를 향상시키는 것이 중요하다.
예를 들면, 도 6a에 도시한 바와 같이, 반도체 장치를 제조하기 위한 리소그래피 공정에 있어서 패턴을 전사하는 하지(101)에 단차가 존재하면, 레지스트막(105)에도 단차가 발생하여, 패턴 전사용 노광 빔 LB의 초점 위치가 변동한다. 예를 들면, 노광 빔 LB의 초점 위치를 단차 부분에 맞추면 정상적인 패턴상 Img1이 얻어지지만, 평탄한 부분에서는 초점 위치가 어긋나서 정상적으로 결상하지 않기 때문에, 전사되는 패턴상 Img2'는 핀트가 어긋난 패턴 상이 된다. 이 때문에 하지 패턴에 다수의 단차가 있으면 미세한 패턴을 전사할 수 없다. 따라서, 모든 피전사 영역에 대하여 정상적인 패턴 상을 얻기 위해서는, 예를 들면 도 6b에 도시한 바와 같이, 리소그래피 공정 전에 하지 패턴(103)을 가능한 한 평탄하게 할 필요가 있다.
평탄화의 기술로서는, 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, CMP라고 함)의 기술이 최근 널리 이용되고 있다. CMP는 미소한 연마제를 도포하여 웨이퍼의 표면을 기계적으로 연마하는 기술이다.
그러나, CMP에 의한 연마에서는 매끄러운 연마반과 웨이퍼 표면 간에 연마제를 윤활하게 공급하고 또한 연마 후의 연마 찌꺼기를 빠르게 웨이퍼 표면에서 배제할 필요가 있다. 따라서, 사이즈가 큰 패턴을 연마하는 경우나 패턴 간의 넓은 스페이스를 연마하는 경우에는 연마반과 웨이퍼 표면의 밀착성이 지나치게 커져서 연마재의 공급과 연마 찌꺼기의 배출에 지장을 초래하게 된다. 이 때문에 양호하게 연마하는 것이 곤란해진다. 또한, 극히 일부만 돌출한 패턴을 연마한 경우 이 돌출한 패턴에 연마력이 집중하기 때문에 연마 속도가 현저히 증대하고 연마량의 제어가 곤란해진다. 이 때문에, CMP로 연마 정밀도를 향상시키기 위해서는 연마하는 패턴의 최대 사이즈와 요철의 비율을 적절하게 설정해야만 한다.
그래서, 패턴의 요철 비율을 조정하면서 패턴을 서로 근접하게 배치하는 것이 중요해진다.
도 7a와 도 7b는 웨이퍼 표면에 패턴을 근접하게 배치할 필요성을 설명하기 위한 개략 단면도이다. 도 7a에 도시한 바와 같이, 하나의 트랜지스터만을 형성하는 경우, 주위가 넓은 소자 분리 영역(110)에 대하여 트랜지스터 형성용 패턴 PT1만이 돌출하게 되지만, 도 7b에 도시한 바와 같이, 패턴 PT1에 근접하게 패턴 PT2를 배치함으로써, 표면 영역에서의 볼록부의 비율이 오르고 가공을 위한 적정량으로 설정하는 것이 가능해진다.
다음에, 제조 공정 사이에서의 위치 정렬 방법에서의 종래의 기술에 대해 설명한다.
도 8a는 종래의 기술에 의한 위치 정렬 방법의 설명도이다. 또 이하의 각도면에서 동일한 부분에는 동일한 참조 번호를 붙여서 그 상세한 설명은 생략한다.
도 8a에 도시하는 위치 정렬 마크(50)는 서로 평행하게 배치된 3개의 라인형 패턴 Pa1 ∼ Pa3을 포함한다. 이들의 라인형 패턴에 대하여 영역 Rp50에 도시한 바와 같이, 각 라인에 직교하는 방향으로 연장하는 범위에서 광학 현미경을 이용한 광학상 또는 주사형 전자 현미경을 이용한 전자 회절상을 취득하여 광 강도 또는 전자선 강도를 구하면, 도 8b의 프로파일이 얻어진다. 도 8b로부터 패턴 Pa1 ∼ Pa3의 각 배치에 대응한 강도 분포가 얻어지는 것을 알 수 있다. 패턴 Pa1 ∼ Pa3에 대응하는 강도 피크를 각각 Sa1 ∼ Sa3으로 하고, Sa2와 Sa1 간의 거리를 d1, Sa2와 Sa3과의 거리를 d2로 하면, 이들은 각 패턴 간의 피치에 각각 대응한다. 여기서, 피크 간의 거리가, 예를 들면 도 8b의 지면 좌측으로부터 순서대로 d1, d2인 3개의 나란한 피크가 관찰된 경우에, 그 중앙의 피크를 위치 정렬의 기점에 설정하도록 패턴 식별 장치에 미리 등록해둠으로써 현 공정과 전 공정 간에서 위치 정렬이 가능해진다.
도 8a에 도시한 바와 같은 위치 정렬 마크를 포함하는 디바이스에 CMP를 행하기 위해서는 상술한 바와 같이, 지나치게 넓은 패턴 또는 지나치게 넓은 간격 중 어느 하나에 대해서도 CMP에서는 적용 곤란하기 때문에 위치 정렬 마크의 주위에 임의의 패턴을 배치해야만 한다.
이러한 CMP 가공용 더미 패턴을 포함하는 패턴을 배치한 반도체 장치의 예를 도 9a에 도시한다. 더미 패턴은 CMP 가공의 정밀도를 향상시키는 것을 주된 목적으로 하여 배치되는 패턴으로, 디바이스 동작 상도 거의 역할을 갖지 않은 패턴이다. 또, 더미 패턴 대신에 디바이스 동작 상도 어떤 역할을 갖는 패턴을 배치하고, 이에 따라 CMP 가공의 정밀도를 높이는 것도 가능하다.
도 9a에 도시하는 반도체 장치(60)에서는 적절한 사이즈가 설정되는 영역 Rc60 내에서 위치 정렬 마크(60) 내의 라인 패턴 Pa1로부터 거리 d2만큼 격리한 위치로부터 더미 패턴 Pd가 배치되어 지면 좌우 방향에 주기 d1로 주기적으로 배치되어 있다.
여기에서, 도 8b에 도시하는 방법과 마찬가지로, 패턴의 광 강도 또는 전자선 강도 등을 구하면 도 9b의 프로파일이 얻어진다. 지면 좌측으로부터 순서대로 피크 간 거리가 d1, d2가 되는 3개의 나란한 피크의 조합을 도 9b의 프로파일로부터 추출하면, 본래의 위치 정렬 마크(60)에 의한 조합 SET1과, 더미 패턴과 위치 정렬 마크(60)의 일부에 따른 조합 SET2의 두개의 조합을 발견할 수 있다. 이것은 도 9a에 도시하는 패턴 배치로 위치 정렬을 행하면, 예를 들면 SET2와 같은 잘못된 장소에 기점을 설정하게 될 가능성이 있는 것을 나타낸다. 이것은 위치 정렬 정밀도가 현저한 저하를 초래한다는 문제가 있었다.
위치 정렬 마크를 한층 더 복잡하게 하면, 주위의 더미 패턴과의 오인식을 방지할 수 있지만 위치 정렬 마크 자신을 식별하는 수순보다도 인식 수순이 한층 더 복잡해지고 또한 식별 장치의 고비용화나 위치 정렬 속도의 저하를 야기하고 나아가서는 제조 비용 전반의 증대를 초래하게 된다.
도 1a는 본 발명에 따른 반도체 장치의 제1 실시 형태의 주요부를 나타내는 평면도이고, 도 1b는 도 1a에 도시하는 반도체 장치의 영역 Rp1에 빔 광 또는 전자 빔을 조사하여 얻어진 광 강도 프로파일 또는 전자선 강도 프로파일을 나타내는 도면.
도 2a는 도 1a에 도시하는 반도체 장치의 일 변형예의 주요부를 나타내는 평면도이고, 도 2b는 도 2a의 반도체 장치에 나타내는 영역 Rp2에 빔 광 또는 전자 빔을 조사하여 얻어진 광 강도 프로파일 또는 전자선 강도 프로파일을 나타내는 도면.
도 3은 도 1a에 도시하는 반도체 장치의 다른 변형예의 주요부를 나타내는 평면도.
도 4는 본 발명에 따른 반도체 장치의 제2 실시 형태의 주요부를 나타내는 평면도.
도 5는 본 발명에 따른 반도체 장치의 제3 실시 형태의 주요부를 나타내는 평면도.
도 6a와 도 6b는 반도체 장치의 표면을 평탄화할 필요성을 설명하는 개략 단면도.
도 7a와 도 7b는 패턴을 근접하게 배치할 필요성을 설명하기 위한 개략 단면도.
도 8a와 도 8b는 종래의 기술에 의한 위치 정렬 방법의 일례의 설명도.
도 9a와 도 9b는 종래의 기술에 의한 위치 정렬 방법의 다른 예의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1, 3, 5, 7, 9 : 반도체 장치
30, 50 : 위치 정렬 마크
Pa1∼Pa3, Pc5 : 라인 패턴
Pc1, Pc3 : 구형 패턴
Pc2 : 패턴군
Rc1∼Rc4 : 마크 근접 영역
Rc5 : 마크 근접 영역의 외측 영역
본 발명의 목적은 디바이스의 평탄화에 의해 한층 더 미세화를 진전시키면서 위치 정렬 정밀도의 향상을 실현할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 제1 측면에 따르면,
반도체 기판 표면의 제1 영역에 배치된 위치 정렬용 패턴으로서, 적어도 제1 방향에 있어서 (n+1)개(n은 자연수)만큼 배치된 제1 패턴과, 상기 반도체 기판의 표면의 제2 영역으로서 상기 제1 방향에서 상기 제1 영역으로부터 외측으로 연장하는 제2 영역에 형성되고, 적어도 상기 제1 방향에서 dD의 주기로 여러개 배치된제2 패턴을 포함하는 반도체 장치에 있어서, 상기 제1 방향에서의 상기 제1 패턴이 인접하는 패턴끼리의 피치를 dk(1≤k≤n)로 하고, 상기 제1 방향에서의 패턴 인식의 정밀도에 의존하는 계수를 α(1>α>0)로 하며, 상기 제1 방향에서 상기 제2 영역에 가장 근접하는 상기 제1 패턴으로부터의 거리를 D로 하면, 상기 제2 영역은 다음의 관계식,
을 만족하고,
상기 dD는 임의의 상기 dk에 대하여 다음의 관계식,
을 만족하도록 설정되는 반도체 장치가 제공된다.
상기 반도체 장치에 따르면, 상기 제1 패턴 간의 각 피치로부터 소정 마진만큼 어긋나도록 상기 제2 패턴의 주기 dD를 설정하기 때문에, CMP 가공 등에 적합한 요철 밀도를 웨이퍼 표면에 제공하면서 제조 공정 간의 위치 정렬용 패턴 인식에 있어서 위치 정렬 마크 이외의 패턴을 위치 정렬 마크라고 오인식하는 것을 방지할 수 있다. 이와 같이, 본 발명에 따르면, 디바이스의 평탄화에 의한 반도체 장치의 미세화를 진행시키면서, 제조 공정 간의 위치 정렬의 정밀도를 향상시킬 수 있다.
또한, 본 발명의 제2 측면에 따르면,
반도체 기판 표면의 제1 영역에 배치된 위치 정렬용 패턴으로서, 적어도 제1 방향에 있어서 (n+1)개(n은 자연수) 배치된 제1 패턴과, 상기 반도체 기판 표면의제2 영역으로서 상기 제1 방향에서 상기 제1 영역으로부터 외측으로 연장하는 제2 영역에 형성되고, 적어도 상기 제1 방향에서 비주기적으로 m개(m은 자연수) 배치된 제2 패턴을 포함하는 반도체 장치에 있어서, 상기 제1 방향에서의 상기 제1 패턴이 인접하는 패턴끼리의 피치를 dk(1≤k≤n)로 하고, 상기 제1 영역과 상기 제2 영역 간에서 가장 근접하는 상기 제1 패턴과 상기 제2 패턴과의 상기 제1 방향에서의 피치를 dm으로 하며, m≥2일 때 상기 제1 방향에서의 상기 제2 패턴이 인접하는 패턴끼리의 피치를 d(m-1)로 하고, 패턴 인식의 정밀도에 의존하는 계수를 α(1>α>0)로 하며, 상기 제1 방향에서 상기 제2 영역에 가장 근접하는 상기 제1 패턴으로부터의 거리를 D로 하면, 상기 제2 영역은 다음의 관계식,
을 만족하고,
상기 dm은 임의의 상기 dk와의 조합에 대하여 다음의 관계식,
를 만족하도록 설정되는 반도체 장치가 제공된다.
이와 같이, 본 발명의 제2 측면에 따르면 상기 제2 패턴끼리 중 어느 하나의 피치에 대해서도 상기 제1 패턴 간의 각 피치에 대하여 소정 마진만큼 어긋나도록 설정하기 때문에, 상기 제2 패턴이 비주기적 패턴에 있어서 위치 정렬용 패턴 인식에 있어서 위치 정렬 마크 이외의 패턴을 위치 정렬 마크라고 오인식하는 것을 방지할 수 있다. 이에 따라 디바이스의 평탄화에 의한 반도체 장치의 미세화를 진행시키면서 제조 공정 간의 위치 정렬의 정밀도를 향상시킬 수 있다.
상기 제2 패턴은 상기 제1 방향에 직교하는 제2 방향에서 연속한 라인 패턴이라도 상관없다.
상기 제1 또는 상기 제2 측면에서, 상기 반도체 장치는 상기 제1 방향에서 상기 제2 영역으로부터 외측으로 연장하는 제3 영역에 적어도 상기 제1 방향으로 상기 제2 패턴끼리의 피치와 다른 피치로 여러개 형성되고 상기 제2 패턴과 다른 형상을 갖는 제3 패턴을 더욱 포함하면 적합하다.
또한, 본 발명의 제3 측면에 따르면,
반도체 기판 표면의 제1 영역에 배치된 위치 정렬용 패턴으로서, 적어도 제1 방향으로 (n+1)개(n은 자연수) 배치된 제1 패턴과, 상기 반도체 기판 표면의 제2 영역에 형성되고, 상기 제1 방향에서 연속한 라인 형상의 제2 패턴을 포함하는 반도체 장치에 있어서, 상기 제1 방향에서의 상기 제1 패턴이 인접하는 패턴끼리의 피치를 dk(1≤k≤n)로 하고, 상기 제2 영역의 상기 제1 방향에서의 사이즈를 S로 하면, 상기 제2 영역은 다음의 관계식,
를 만족하도록 설정되는 반도체 장치가 제공된다.
상기 제2 패턴은 상기 제1 방향에 직교하는 제2 방향에서 주기적으로 반복하여 형성되는 것이어도 된다.
상술한 제3 측면에 따르면, 상기 제2 영역에서 상기 제1 방향으로 주기를 갖지 않는다. 연속한 패턴을 포함하기 때문에 CMP 가공용에 적합한 요철 밀도를 웨이퍼면에 제공함과 동시에 위치 정렬용 패턴 인식에 있어서 위치 정렬 마크 이외의 패턴을 위치 정렬 마크라고 오인식하는 것을 방지할 수 있다. 이에 따라 디바이스의 평탄화에 의한 반도체 장치의 미세화를 진행시키면서, 제조 공정 간의 위치 정렬의 정밀도를 향상시킬 수 있다.
상기 제3 측면에서 상기 반도체 장치는 상기 제1 방향에서 상기 제2 영역으로부터 외측으로 연장하는 제3 영역에 적어도 상기 제1 방향으로 여러개 형성된 제3 패턴에 있어서, 상기 제1 영역과 상기 제3 영역 간에서 가장 근접하는 상기 제1 패턴과 상기 제3 패턴과의 상기 제1 방향에서의 피치와 다른 피치로 배치되어 상기 제2 패턴과 다른 형상을 포함하는 제3 패턴을 더 포함하면 적합하다.
또한, 본 발명의 제4 측면에 따르면,
반도체 기판 표면의 제1 영역에 배치된 위치 정렬용 패턴으로서, 적어도 제1 방향으로 (n+1)개(n은 자연수) 배치된 제1 패턴과, 상기 반도체 기판의 표면의 제2 영역으로서 상기 제1 방향에서 상기 제1 영역으로부터 외측으로 연장하는 제2 영역에 형성되며, 복수의 패턴의 조합을 1 단위로 하는 패턴군이 적어도 상기 제1 방향으로 m회 반복하여 배치된 제2 패턴을 포함하는 반도체 장치에 있어서, 상기 제1 방향에서의 상기 제1 패턴이 인접하는 패턴끼리의 피치를 dk(1≤k≤n)로 하고, 상기 제2 영역 중 상기 1 단위의 패턴군이 배치되는 제3 영역의 상기 제1 방향에서의 사이즈를 dD로 하고, 상기 제1 방향에서 상기 제2 영역에 가장 근접하는 상기 제1 패턴으로부터의 거리를 D로 하고, 상기 제1 방향에서의 패턴 인식의 정밀도에 의존하는 계수를 α(1>α>0)로 하면, 상기 제2 영역은 다음의 관계식,
를 만족하고,
상기 dD는 임의의 상기 dk에 대하여 다음의 관계식,
를 만족하도록 설정되는 반도체 장치가 제공된다.
상술한 제4 측면에 따르면, 상기 제2 영역에 복잡한 패턴인 패턴군을 배치하는 경우에 있어서도, 이들이 반복하여 배치되는 경우에는 반복 단위인 패턴군이 형성되는 영역의 상기 제1 방향의 사이즈를 dD로 하고, 이 dD가 상기 제1 패턴 간의 각 피치로부터 소정 마진만큼 어긋나도록 설정한다. 이에 따라, CMP 가공 등에 적합한 요철 밀도를 웨이퍼 표면에 제공하면서 위치 정렬의 정밀도를 향상시킬 수 있다.
상기 제4 측면에서, 상기 반도체 장치는 상기 제1 방향에서 상기 제2 영역으로부터 외측으로 연장하는 제4 영역에 적어도 상기 제1 방향에서 상기 dD와 다른 피치로 여러개 배치되어 상기 패턴군이 포함하는 패턴과 다른 형상을 갖는 제3 패턴을 더 포함하면 적합하다.
상기 제1 패턴은 상기 제1 방향에 직교하는 제2 방향에서 주기적으로 반복하여 형성되는 구형 패턴이라도 또한 상기 제2 방향에서 연속한 라인 패턴이라도 상관없다.
또한, 상기 α는 0.1인 것이 바람직하다.
상기 제1 방향이란, 광 빔 또는 어느 하나의 빔을 이용하여 패턴을 인식하는 경우에서의 인식 방향을 말한다.
상술한 반도체 장치에 있어서, 상기 제1 패턴, 상기 제2 패턴 또는 상기 제3 패턴에는 소자 형성용 패턴과 소자의 형성에 관여하지 않는 더미 패턴 모두가 포함된다.
상기 제2 패턴의 사이즈, 상기 제2 패턴의 상기 제2 방향에서의 주기 및 패턴 간격은 CMP 가공에 있어서 적합한 값이 선택되면 된다.
마찬가지로 상기 제3 패턴의 사이즈, 상기 제3 패턴의 상기 제2 방향에서의 주기 및 패턴 간격은 CMP 가공에 있어서 적합한 값이 선택되면 된다.
<발명의 실시 형태>
이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다.
<제1 실시 형태>
도 1a와 도 1b는 본 발명에 따른 반도체 장치의 제1 실시 형태의 설명도이다. 도 1a는 본 실시 형태의 반도체 장치(1)의 주요부를 나타내는 평면도이고, 도 1b는 도 1a에 도시하는 영역 Rp1에 빔 광 또는 전자 빔을 조사하여 얻어진 광 강도 프로파일 또는 전자선 강도 프로파일을 나타낸다.
도 1a에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1)는 도 8a에 도시하는 위치 정렬 마크(50)와, 이 위치 정렬 마크(50)를 사이에 두고 대향하는 매트릭스를 이루도록 주기적으로 배치된 구형 패턴 Pc1을 구비한다. 매트릭스의 행 방향은 라인 패턴 Pa1 ∼ Pa3에 직교하는 방향이고 또한 매트릭스의 열 방향은 위치 정렬 마크(50) 내의 라인 패턴 Pa1 ∼ Pa3에 평행한 방향이다. 본 실시 형태에서 매트릭스의 행 방향의 구형 패턴 Pc1은 대향하는 매트릭스끼리 동일한 라인 상에 위치하도록 배치된다. 구형 패턴 Pc1은 CMP 가공 등을 위해서 웨이퍼 표면의 요철 밀도를 높이기 위해서 배치된다. 따라서, 예를 들면 배선 패턴과 같이 디바이스 동작 상 어떤 역할로 기능하는 패턴이나 CMP 가공 등에만 형성되어 디바이스 동작 상 어떤 기능도 하지 않는 더미 패턴 중 어느 하나라도 상관없다. 이러한 점은 후술하는 각 실시 형태에 있어서도 마찬가지이다.
구형 패턴 Pc1의 사이즈(긴 변 및 짧은 변의 길이)나 열 방향에서의 주기, 열 방향에서의 패턴 간격은 CMP 등의 가공에 적절한 값으로 설정된다.
여기서, 도 1b에 도시한 바와 같이, 구형 패턴 Pc1의 행 방향에서의 반복 주기를 dD로 하고, 위치 정렬 마크(50) 내의 라인 패턴 Pa1의 외측 엣지로부터의 거리 D가 (d1+d2) 이내의 영역을 마크 근접 영역 Rc1이라고 하면, 적어도 마크 근접 영역 Rc1 내에서 반복 주기 dD는 계수 α(1>α>0)를 포함하는 다음의 두개의 관계식,
를 동시에 만족한다.
여기서, α는 패턴 인식 장치에서의 패턴 인식의 정밀도에 의존하는 계수이고, 현상황에서는 α=0.1이 최적인 것이 경험적으로 판명되고 있다. 이러한 점은후술하는 각 실시 형태에서도 마찬가지이다.
이와 같이, 본 실시 형태의 반도체 장치(1)에 따르면, 위치 정렬 마크를 구성하는 라인 패턴에 직교하는 방향에서의 구형 패턴 Pc1의 반복 주기 dD를, 라인 패턴 Pa1 ∼ Pa3 간의 각 피치로부터 소정 마진만큼 어긋나도록 설정한다. 이에 따라, CMP 가공 등에 적절한 요철 밀도를 웨이퍼 표면에 제공함과 동시에, 제조 공정 간의 위치 정렬을 위한 패턴 인식에 있어서, 위치 정렬 마크 이외의 패턴을 위치 정렬 마크라고 오인식하는 것을 방지할 수 있다. 이러한 결과, 원활한 CMP 가공을 실현함과 동시에, 위치 정렬의 정밀도를 향상시킬 수 있다.
도 1a에 도시하는 반도체 장치(1)에서는 종래 기술과 마찬가지인 3개의 라인 패턴을 갖는 위치 정렬 마크(50)를 이용하였지만, 본 발명에 따른 반도체 장치에 포함할 수 있는 위치 정렬 마크는 이것뿐만은 아니다. 예를 들면, 2개의 라인 패턴으로 형성된 위치 정렬 마크나 또한 4개 이상의 라인 패턴으로 형성된 위치 정렬 마크라도 상술한 바와 마찬가지의 설정을 행함으로써 고정밀도에서의 위치 정렬을 실현할 수 있다.
즉, n+1개의 패턴이 나란하게 형성된 위치 정렬 마크에 있어서 인접하는 패턴끼리의 피치를 각각 d1, d2 … dn으로 하고, 위치 정렬 마크 내에서 가장 근접한 패턴의 외측 엣지로부터의 거리가 (d1+d2+ … +dn) 이내의 영역을 마크 근접 영역 Rc로 하면, 적어도 이 마크 근접 영역 Rc 내에서 위치 정렬 시의 패턴 인식 방향에 주기 dD에서 m개 반복하여 형성된 패턴이 임의의 dk(1≤k≤n)에 대하여,
를 만족하도록 dD를 설정함으로써, 위치 정렬 마크 이외의 패턴을 위치 정렬용 패턴으로 잘못 인식하는 것을 방지할 수 있다. 또한, 위치 정렬 마크를 구성하는 패턴의 형상에 대해서도 도 1a에 도시하는 라인 패턴뿐만 아니라, 직사각형이나 그 외의 패턴이라도 상관없다.
도 2a는 도 1a에 도시하는 반도체 장치(1)의 변형예의 주요부를 나타내는 평면도이고, 또한 도 2b는 도 2a 내에 도시하는 영역 Rp2에 빔 광 또는 전자 빔을 조사하여 얻어진 광 강도 프로파일 또는 전자선 강도 프로파일을 나타낸다.
도 1a와의 대비에 있어서 분명한 바와 같이, 도 2a에 도시하는 반도체 장치(3)는 열 방향으로 소정의 주기로 배치된 구형 패턴 Pa4를 포함하는 위치 정렬 마크(30)를 포함한다. 이러한 위치 정렬 마크에 대해서도 스트라이프형 영역 Rp3으로 나타낸 바와 같이, 위치 정렬 시의 패턴 인식 방향에 따른 절단선 A-A에 대하여 상술한 수학식 1을 만족하도록 주기 dD를 설정함으로써, 오인식이 없는 위치 정렬이 가능해진다.
위치 정렬 마크를 사이에 두고 배치되는 CMP 가공용 패턴에 대해서는 설계 사양에 따라서 보다 복잡한 패턴을 배치해야만 하는 경우도 있다.
도 3은 도 1a에 도시하는 반도체 장치(1)의 변형예인 반도체 장치(5)의 주요부를 나타내는 평면도이다. 도 3은 본 변형예의 반도체 장치(5)가 포함하는 CMP 가공용 패턴군 Pc2를 나타낸다. 패턴군 Pc2는 서로 다른 형상·사이즈의 패턴Pc2a ∼ Pc2d를 1단위로 하고, 마크 근접 영역 Rc1 내에서 전면에 깔도록 반복하여 배치되어 있다. 이러한 반복 패턴에 대해서도 반복 단위인 패턴 Pc2가 형성된 영역 Rc2의 패턴 인식 방향(지면 좌우 방향)에서의 사이즈를 dD로 하고, 이 사이즈 dD가 상술한 수학식 4를 만족하도록 설정하여 배치함으로써 오인식이 없는 위치 정렬이 가능해진다.
<제2 실시 형태>
다음에, 본 발명에 따른 반도체 장치의 제2 실시 형태에 대하여 도면을 참조하면서 설명한다.
도 4는 본 실시 형태의 반도체 장치(7)의 주요부를 나타내는 평면도이다. 도 1a에 도시하는 반도체 장치(1)와의 대비에 있어서 분명한 바와 같이, 본 실시 형태의 반도체 장치(7)의 특징은 도 1a의 구형 패턴 Pc1 대신에 연속한 라인 형상을 갖도록 형성된 라인 패턴 Pc3, Pc4를 포함하는 점에 있다. 라인 패턴 Pc3, Pc4는 CMP 가공 등을 위해서 웨이퍼 표면의 요철 밀도를 높이기 위해서 배치되고, 디바이스 동작 상 어떤 역할로 기능하는, 예를 들면 배선 패턴에서도 디바이스 동작 상 어떤 기능도 하지 못하는 더미 패턴 중 어느 하나라도 상관없다.
라인 패턴 Pc3, Pc4는 긴 변의 사이즈가 위치 정렬 마크(50)를 구성하는 라인 패턴 Pa1 ∼ Pa3과 거의 동일하며 또한 라인 패턴 Pa1 ∼ Pa3에 평행하게 배치된다. 라인 패턴 Pc3, Pc4의 긴 변 및 짧은 변의 각 사이즈는 상술한 제1 실시 형태와 마찬가지로 CMP 등의 가공에 적절한 값으로 설정된다.
여기서, 라인 패턴 Pc3과 Pc4와의 피치를 dD1, 라인 패턴 Pc4와 위치 정렬마크의 라인 패턴 Pa1과의 피치를 dD2로 하고 또한 라인 패턴 Pa1의 외측 엣지로부터의 거리가 (d1+d2) 이내의 영역을 마크 근접 영역 Rc3으로 하면 적어도 이 마크 근접 영역 Rc3 내에서 다음의 4개의 관계식,
를 동시에 만족하도록 dD1, dD2의 사이즈가 설정된다.
이와 같이 주기성을 갖지 않는 라인 형상의 패턴이라도 적어도 마크 근접 영역 Rc3 내의 패턴 Pc3, Pc4의 각 피치에 대하여 라인 패턴 Pa1 ∼ Pa3 간의 어느쪽의 피치에서부터도 소정 마진만큼 어긋나도록 설정함으로써, CMP 가공 등에 적절한 요철 밀도를 웨이퍼 표면에 제공함과 동시에, 위치 정렬용 패턴 인식에서 위치 정렬 마크 이외의 패턴을 위치 정렬 마크라고 오인식하는 것을 방지할 수 있다. 이 결과, 원활한 CMP 가공을 실현함과 동시에 위치 정렬의 정밀도를 향상시킬 수 있다.
또한, 도 2a에 도시하는 반도체 장치(3)와 마찬가지로, 위치 정렬 마크를 구성하는 패턴이 미소한 구형 패턴일 때는 다음과 같이 조건을 설정함으로써, CMP 가공 등에 적적한 요철 밀도를 웨이퍼면에 제공하면서 패턴의 오인식을 방지할 수 있다.
즉, 위치 정렬 시의 인식 방향에 직교하는 방향에서의 CMP 가공 등에 이용하는 라인 패턴의 개수를 m, 이 방향에서의 위치 정렬 마크 내의 라인 패턴의 개수를 n+1, 이 라인 패턴끼리의 피치를 dk(1≤k≤n), 위치 정렬 마크 내에서 가장 근접하는 라인 패턴으로부터의 거리를 D로 하면, 다음의 관계식,
를 만족하는 영역을 마크 근접 영역 Rc로 하고 또한 위치 정렬 시의 인식 방향에서의 CMP 가공 등에 이용하는 라인 패턴이 인접하는 패턴끼리의 피치를 d(m-1)로 하고, 위치 정렬 마크의 영역과 마크 근접 영역 Rc 간에서 가장 근접하는 패턴끼리의 피치, 예를 들면 도 4에 도시하는 실시 형태에서는 라인 패턴 Pa1과 라인 패턴 Pc4와의 피치를 dm으로 하면 dk와 dm과의 임의의 조합에 대하여 다음의 관계식,
를 만족하도록 dm을 설정한다.
<제3 실시 형태>
다음에, 본 발명에 따른 반도체 장치의 제3 실시 형태에 대하여 도면을 참조하면서 설명한다.
도 5는 본 실시 형태의 반도체 장치(9)의 주요부를 나타내는 평면도이다. 도 1a에 도시하는 반도체 장치(1)와의 대비에 있어서 분명하게 한 바와 같이, 도 5에 도시하는 반도체 장치(9)는 위치 정렬 마크(50) 외에 연속한 라인형으로 형성된 패턴 Pcd5와 구형 패턴 Pc1을 포함한다. 패턴 Pc5 및 Pc1은 CMP 가공 등을 위해서 웨이퍼 표면의 요철 밀도를 높이기 위해서 배치되고, 디바이스 동작 상 어떤 역할로 기능하는, 예를 들면 배선 패턴에서도 디바이스 동작 상 어떤 기능도 하지 못하는 더미 패턴 중 어느 하나라도 상관없다. 패턴 Pc5, Pc1의 긴 변 및 짧은 변의 사이즈, 위치 정렬 시의 인식 방향과 직교하는 방향에서의 주기 또는 패턴 간격은 상술한 실시 형태와 마찬가지로, CMP 등의 가공에 적절한 값으로 설정된다.
라인 패턴 Pc5는 각 마크 근접 영역 Rc4에 있어서 위치 정렬 마크(50)의 라인 패턴 Pa1 ∼ Pa3과 직교하는 방향, 즉 위치 정렬 시의 인식 방향과 평행해지도록 배치된다. 마크 근접 영역의 Rc4의 정의는 상술한 실시 형태와 동일하며, 라인 패턴 Pa1의 외측 엣지로부터의 거리 D가 (d1+d2) 이내의 영역을 말한다.
구형 패턴 Pc1은 위치 정렬 시의 인식 방향에서 위치 정렬 마크(50)로부터 보아 마크 근접 영역 Rc4의 외측에 위치하는 영역 Rc5에서 매트릭스를 이루도록 주기적으로 배치된다. 구형 패턴 Pc1의 위치 정렬 시의 인식 방향에서의 주기 dD1은 위치 정렬 마크의 라인 패턴 Pa1과 이에 가장 근접하는 구형 패턴 Pc1과의 피치 dD2와 다르게 설정된다.
이와 같이 마크 근접 영역 Rc4에서의 패턴으로서 위치 정렬 마크(50)를 구성하는 라인 패턴 Pa1에 직교하는 방향으로 주기를 갖지 않는 연속한 패턴 Pa5를 배치함으로써 CMP 가공 등에 적절한 요철 밀도를 웨이퍼면에 제공함과 동시에, 위치 정렬을 위한 패턴 인식에 있어서 위치 정렬 마크 이외의 패턴을 위치 정렬 마크로 오인식하는 것을 방지할 수 있다. 이에 따라 위치 정렬의 정밀도를 향상시킬 수 있다.
또한, 위치 정렬 마크(50)로부터 보아 마크 근접 영역 Rc4의 외측 영역에 패턴 Pc5와는 형상을 달리하는 패턴 Pc1을 설치하고 또한 위치 정렬 시의 인식 방향에서의 그 주기 dD1이 위치 정렬 마크(50)의 라인 패턴 Pa1과 이것에 가장 근접하는 패턴 Pc1과의 피치 dD2와 다르게 설정함으로써, 위치 정렬의 정밀도를 더욱 향상시킬 수 있다.
본 실시 형태에서는 마크 근접 영역의 외측 영역 Rc5에 주기적인 구형 패턴 Pc1을 포함하는 경우를 나타냈지만, 이것뿐만 아니라 비주기적인 구형 패턴에서도 또한 도 4의 반도체 장치(7)에 도시한 바와 같이, 위치 정렬 마크(50)의 라인 패턴 Pa1 ∼ Pa3으로 평행하게 배치된 라인형 패턴이라도 상관없다.
또한, 본 실시 형태에서는 위치 정렬 마크로서 종래 기술과 마찬가지인 3개의 라인 패턴을 갖는 위치 정렬 마크(50)를 이용하였지만, 이 이외의 위치 정렬 마크를 이용해도 상술한 실시 형태에 유사한 설정을 행함으로써 위치 정렬의 정밀도를 높일 수 있다. 즉, n+1개의 패턴이 나란하게 형성된 위치 정렬 마크에 있어서 인접하는 패턴끼리의 피치를 각각 d1, d2 …, dn으로 하고, 위치 정렬 마크 내에서 가장 근접하는 패턴의 외측 엣지로부터의 거리가 (d1+d2+…+dn) 이내의 영역을 마크 근접 영역 Rc3'로 하면, 패턴 Pc5는 적어도 위치 정렬 마크의 패턴에 직교하는 방향으로 연속한 패턴이 되도록 설정한다. 이에 따라, 위치 정렬 마크 이외의 패턴을 위치 정렬용 패턴으로 잘못 인식하는 것을 방지할 수 있다.
이상 본 발명의 실시 형태에 대하여 설명하였지만, 본 발명은 상기 형태뿐만 아니라 그 요지를 일탈하지 않는 범위에서 여러가지로 변형하여 적용할 수 있다. 예를 들면, 위치 정렬 마크(50)로부터 보아 마크 근접 영역 Rc4의 외측의 영역에마크 근접 영역 내의 패턴과는 형상, 사이즈 및 주기를 달리하는 패턴을 설치하는 점은 전술한 제3 실시 형태에서만 설명하였지만, 이것뿐만 아니라 상술한 제1 및 제2 실시 형태에서도 이러한 패턴을 더욱 설치하고, 위치 정렬 시의 정밀도를 더욱 향상할 수 있는 것은 당연하다. 또한, 상술한 실시 형태에서는 위치 정렬 마크로서 위치 정렬 시의 인식 방향에서 비주기적으로 배치된 패턴을 포함하는 경우에 대해 설명하였지만, 이것뿐만 아니라 주기적으로 배치된 패턴으로 위치 정렬 마크를 구성하는 경우에도 본 발명을 적용할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 디바이스의 평탄화에 의한 반도체 집적 장치의 미세화를 진행하면서, 제조 공정간의 위치 정렬의 정밀도를 향상시킬 수 있다.

Claims (21)

  1. 반도체 장치에 있어서,
    반도체 기판 표면의 제1 영역에 배치된 위치 정렬용 패턴으로서, 적어도 제1 방향에 있어서 (n+1)개(n은 자연수)만큼 배치된 제1 패턴과,
    상기 반도체 기판 표면의 제2 영역으로서 상기 제1 방향에서 상기 제1 영역으로부터 외측으로 연장하는 제2 영역에 형성되고, 적어도 상기 제1 방향에서 dD의 주기로 여러개 배치된 제2 패턴
    을 포함하고,
    상기 제1 방향에서의 상기 제1 패턴이 인접하는 패턴끼리의 피치를 dk(1≤k≤n)로 하고,
    상기 제1 방향에서의 패턴 인식의 정밀도에 의존하는 계수를 α(1>α>0)로 하며,
    상기 제1 방향에서 상기 제2 영역에 가장 근접하는 상기 제1 패턴으로부터의 거리를 D로 하면,
    상기 제2 영역은 다음의 관계식,
    를 만족하고,
    상기 dD는 임의의 상기 dk에 대하여 다음의 관계식,
    를 만족하도록 설정되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 패턴은 상기 제1 방향에 직교하는 제2 방향에서 연속한 라인 패턴인 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 패턴은 상기 제1 방향에 직교하는 제2 방향에서 주기적으로 반복하여 형성되는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 방향에서 상기 제2 영역로부터 외측으로 연장하는 제3 영역에, 적어도 상기 제1 방향으로 상기 제2 패턴끼리의 피치와 다른 피치로 여러개 형성되고, 상기 제2 패턴과 다른 형상을 갖는 제3 패턴을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 패턴은 상기 제1 방향에 직교하는 제2 방향에서 주기적으로 반복하여 형성되는 구형(矩形) 패턴인 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 패턴은 상기 제1 방향에 직교하는 제2 방향에서 연속한 라인 패턴인 반도체 장치.
  7. 반도체 장치에 있어서,
    반도체 기판 표면의 제1 영역에 배치된 위치 정렬용 패턴으로서, 적어도 제1 방향에 있어서 (n+1)개(n은 자연수) 배치된 제1 패턴과,
    상기 반도체 기판 표면의 제2 영역으로서 상기 제1 방향에서 상기 제1 영역로부터 외측으로 연장하는 제2 영역에 형성되고, 적어도 상기 제1 방향에 있어서 비주기적으로 m개(m은 자연수) 배치된 제2 패턴
    을 포함하고,
    상기 제1 방향에서의 상기 제1 패턴이 인접하는 패턴끼리의 피치를 dk(1≤k≤n)로 하고,
    상기 제1 영역과 상기 제2 영역 간에서 가장 근접하는 상기 제1 패턴과 상기 제2 패턴과의 상기 제1 방향에서의 피치를 dm으로 하며,
    m≥2일 때에 상기 제1 방향에서의 상기 제2 패턴이 인접하는 패턴끼리의 피치를 d(m-1)로 하고,
    패턴 인식의 정밀도에 의존하는 계수를 α(1>α>0)로 하며,
    상기 제1 방향에서 상기 제2 영역에 가장 근접하는 상기 제1 패턴으로부터의거리를 D로 하면,
    상기 제2 영역은 다음의 관계식,
    를 만족하고,
    상기 dm은 임의의 상기 dk와의 조합에 대하여 다음의 관계식,
    를 만족하도록 설정되는 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 패턴은 상기 제1 방향에 직교하는 제2 방향에서 연속한 라인 패턴인 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 패턴은 상기 제1 방향에 직교하는 제2 방향에서 주기적으로 반복하여 형성되는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 방향에서 상기 제2 영역으로부터 외측으로 연장하는 제3 영역에 적어도 상기 제1 방향으로 상기 제2 패턴끼리의 피치와 다른 피치로 여러개 형성되고, 상기 제2 패턴과 다른 형상을 갖는 제3 패턴을 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 패턴은 상기 제1 방향에 직교하는 제2 방향에서 주기적으로 반복하여 형성되는 구형 패턴인 반도체 장치.
  12. 제10항에 있어서,
    상기 제1 패턴은 상기 제1 방향에 직교하는 제2 방향에서 연속한 라인 패턴인 반도체 장치.
  13. 반도체 장치에 있어서,
    반도체 기판 표면의 제1 영역에 배치된 위치 정렬용 패턴으로서, 적어도 제1 방향에 있어서 (n+1)개(n은 자연수) 배치된 제1 패턴과,
    상기 반도체 기판 표면의 제2 영역에 형성되고, 상기 제1 방향에서 연속하는 라인 형상의 제2 패턴
    을 포함하고,
    상기 제1 방향에서의 상기 제1 패턴이 인접하는 패턴끼리의 피치를 dk(1≤k≤n)로 하고,
    상기 제2 영역의 상기 제1 방향에서의 사이즈를 S로 하면,
    상기 제2 영역은 다음의 관계식,
    를 만족하도록 설정되는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 방향에서 상기 제2 영역으로부터 외측으로 연장하는 제3 영역에 적어도 상기 제1 방향으로 여러개 형성된 제3 패턴으로서, 상기 제1 영역과 상기 제3 영역 간에서 가장 근접하는 상기 제1 패턴과 상기 제3 패턴과의 상기 제1 방향에서의 피치와 다른 피치로 배치되고, 상기 제2 패턴과 다른 형상을 갖는 제3 패턴을 더 포함한 반도체 장치.
  15. 제14항에 있어서,
    상기 제2 패턴은 상기 제1 방향에 직교하는 제2 방향에서 주기적으로 반복하여 형성되는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 패턴은 상기 제1 방향에 직교하는 제2 방향에서 주기적으로 반복하여 형성되는 구형 패턴인 반도체 장치.
  17. 제15항에 있어서,
    상기 제1 패턴은 상기 제1 방향에 직교하는 제2 방향에서 연속한 라인 패턴인 반도체 장치.
  18. 반도체 장치에 있어서,
    반도체 기판 표면의 제1 영역에 배치된 위치 정렬용 패턴으로서, 적어도 제1 방향에 있어서 (n+1)개(n은 자연수) 배치된 제1 패턴과,
    상기 반도체 기판 표면의 제2 영역으로서 상기 제1 방향에서 상기 제1 영역으로부터 외측으로 연장하는 제2 영역에 형성되며, 복수의 패턴의 조합을 1단위로 하는 패턴군이 적어도 상기 제1 방향으로 m회 반복 배치된 제2 패턴
    을 포함하고,
    상기 제1 방향에서의 상기 제1 패턴이 인접하는 패턴끼리의 피치를 dk(1≤k≤n)로 하고,
    상기 제2 영역 중 상기 1 단위의 패턴군이 배치되는 제3 영역의 상기 제1 방향에서의 사이즈를 dD로 하며,
    상기 제1 방향에서 상기 제2 영역에 가장 근접하는 상기 제1 패턴으로부터의 거리를 D로 하고,
    상기 제1 방향에서의 패턴 인식의 정밀도에 의존하는 계수를 α(1>α>0)로 하면,
    상기 제2 영역은, 다음의 관계식,
    를 만족하고,
    상기 dD는 임의의 상기 dk에 대하여 다음의 관계식,
    를 만족하도록 설정되는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 방향에서 상기 제2 영역으로부터 외측으로 연장하는 제4 영역에 적어도 상기 제1 방향에서 상기 dD와 다른 피치로 여러개 배치되고, 상기 패턴군이 포함하는 패턴과 다른 형상을 갖는 제3 패턴을 더 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제1 패턴은 상기 제1 방향에 직교하는 제2 방향에서 주기적으로 반복하여 형성되는 구형 패턴인 반도체 장치.
  21. 제19항에 있어서,
    상기 제1 패턴은 상기 제1 방향에 직교하는 제2 방향에서 연속한 라인 패턴인 반도체 장치.
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