KR20010089724A - 다단 하이 다이나믹 레인지 가변 이득 증폭기 - Google Patents

다단 하이 다이나믹 레인지 가변 이득 증폭기 Download PDF

Info

Publication number
KR20010089724A
KR20010089724A KR1020017008237A KR20017008237A KR20010089724A KR 20010089724 A KR20010089724 A KR 20010089724A KR 1020017008237 A KR1020017008237 A KR 1020017008237A KR 20017008237 A KR20017008237 A KR 20017008237A KR 20010089724 A KR20010089724 A KR 20010089724A
Authority
KR
South Korea
Prior art keywords
amplifier
gain
current
differential
voltage
Prior art date
Application number
KR1020017008237A
Other languages
English (en)
Inventor
나우타헨크씨.
베르바알프랭크에이.에이.
Original Assignee
풀아거 데이비드 제이.
맥심 인터그래이티드 프로덕츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 풀아거 데이비드 제이., 맥심 인터그래이티드 프로덕츠 인코포레이티드 filed Critical 풀아거 데이비드 제이.
Publication of KR20010089724A publication Critical patent/KR20010089724A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/02—Manually-operated control
    • H03G3/04—Manually-operated control in untuned amplifiers
    • H03G3/10—Manually-operated control in untuned amplifiers having semiconductor devices

Landscapes

  • Control Of Amplification And Gain Control (AREA)
  • Amplifiers (AREA)

Abstract

복수의 가변 이득단으로 구성된 가변 이득 증폭기가 개시되는데, 이 증폭기에서 여러 단의 이득은 제어 전압과 여러가지 기준 전압과의 비교에 의해서 제어되며, 바람직한 실시예에서는 이 이득은 공급 전압에 연결된 복수의 저항의 직렬 접속의 이용에 의해 발생된다. 이러한 상대적인 비교는 전류비를 제어하며 각 가변 이득 증폭기 단의 이득을 결정한다. 전류비 변화를 다르게 함으로써, 일반적으로 절대 온도에 비례하는 전류원을 이용할 필요없이 제어 전류에 따라 dB 단위의 이득 대 볼트 단위의 제어 전압이 평탄한 총 이득 변화가 달성될 수 있다. 바람직한 실시예에서 제어 전압 함수로서의 개별 이득 상태들의 제어 계열은 총 이득의 모든 설정에서의 잡음, 신호 처리 능력 및 왜곡에 대해서 최적의 성능이 얻어지도록 선택된다. 이것은 감소하는 제어 전압의 함수로서(또는 최대 이득으로부터 감소하는 총 VGA 이득의 함수로서), 먼저 마지막 증폭기(VGA2)가 이득값을 낮추도록 제어되고, 그 다음에 중간 증폭기(VGA3)가 이득값을 낮추도록 제어되고, 그 다음에 입력 증폭기(VGA1)가 이득값을 낮추도록 제어되고, 그 다음에 마지막 증폭기(VGA2)가 다시 이득값을 낮추도록 제어되는 것을 의미한다.

Description

다단 하이 다이나믹 레인지 가변 이득 증폭기 {MULTIPLE STAGE HIGH DYNAMIC RANGE VARIABLE GAIN AMPLIFIER}
당 기술 분야에는 각종의 가변 이득 증폭기가 널리 알려져 있다. 이러 증폭기들은 신호의 강도를 증폭시켜 시스템에서 직접 사용하거나 차후의 신호 처리를 위한 소정 강도의 출력 신호를 제공하는데 흔히 이용되고 있다. 이와 같은 적용에 있어 특히 중요한 것은 가용 이득의 범위와, 가변 이득 증폭기에 의해 신호에 가해진 잡음이다. 각 단(stage)은 신호는 물론 앞 단에서 부과된 잡음도 증폭하기 때문에 그리고 가변 이득 증폭기의 잡음을 제어하지 않고 단순히 증폭기의 이득 범위만 증가시키면 증폭기의 입력단의 잡음에 의해 지배된 최고 이득의 출력만을 제공할 것이므로 가변 이득 증폭기는 증폭기의 총이득과 동등한 저잡음 입력단을 가지는 것이 특히 중요하다.
또 많은 응용분야에서는 가변 이득 증폭기의 이득의 가제어성(controllability)이 중요하다. 이러한 이득의 가제어성이 그다지 요구되지 않는 응용분야에서는 이득 제어 전압에 따라서 합리적으로 잘 행동하는 미소한 이득 변동이 적합하다. 그러나 이득의 가제어성이 보다 많이 요구되는 응용분야에서는 로그 선형(log-linear) 변동과 같이 가변 이득 증폭기의 동작 온도 범위에 대해서 반복가능하며 이득 제어 전압에 따라 사전에 정의되는 이득 변동이 필수적이다. 본 발명의 바람직한 실시예는 저잡음, 넓은 가변 이득 범위, 그리고 이득 제어의 전범위와 온도 변동에 대해서 사전에 정의되고 온도에 대해서 안정된 이득 변동을 갖는 가변 증폭기를 제공한다.
본 발명은 가변 이득 증폭기 분야에 관한 것이다.
본 명세서에서는 복수의 가변 이득단으로 구성된 가변 이득 증폭기가 개시되는데, 이 증폭기에서 여러 단의 이득은 제어 전압과 여러가지 기준 전압과의 비교에 의해서 제어되며, 바람직한 실시예에서는 이 이득은 공급 전압에 연결된 복수의 저항의 직렬 접속의 이용에 의해 발생된다. 이러한 상대적인 비교는 전류비를 제어하며 각 가변 이득 증폭기 단의 이득을 결정한다. 전류비 변화를 다르게 함으로써, 일반적으로 절대 온도에 비례하는 전류원을 이용할 필요없이 제어 전류에 따라 dB 단위의 이득 대 볼트 단위의 제어 전압이 평탄한 총 이득 변화가 달성될 수 있다.
바람직한 실시예에서 제어 전압 함수로서의 개별 이득 상태들의 제어 계열은 총 이득의 모든 설정에서의 잡음, 신호 처리 능력 및 왜곡에 대해서 최적의 성능이 얻어지도록 선택된다. 이것은 감소하는 제어 전압의 함수로서(또는 최대 이득으로부터 감소하는 총 VGA 이득의 함수로서), 먼저 마지막 증폭기(VGA2)가 이득값을 낮추도록 제어되고, 그 다음에 중간 증폭기(VGA3)가 이득값을 낮추도록 제어되고, 그 다음에 입력 증폭기(VGA1)가 이득값을 낮추도록 제어되고, 그 다음에 마지막 증폭기(VGA2)가 다시 이득값을 낮추도록 제어되는 것을 의미한다.
다른 양상과 특징들도 개시된다.
<도면의 간단한 설명>
도 1은 본 발명의 예시적인 실시예의 일 양상을 도시한 부분 회로도.
도 2는 본 발명에서 사용된 3개의 차동 증폭기의 특정 연결을 도시한 도면.
도 3은 예시적인 실시예의 가변 이득 증폭기의 직렬 접속을 도시한 간략한 블록도.
도 4는 도 3의 예시적인 가변 이득 증폭기(VGA2)에 대한 회로도.
도 5는 도 3의 예시적인 가변 이득 증폭기(VGA3)에 대한 회로도.
도 6는 도 3의 예시적인 가변 이득 증폭기(VGA1)에 대한 회로도.
도 7은 가변 이득가변 이득 증폭기(VGA3)에 대한 예시적인 제어 회로도.
도 8은 가변 이득 증폭기(VGA2)에 대한 말단 전류(IA2, IB2)를 발생시키기 위한 도 7과 유사한 예시적인 회로도.
도 9는 다른 것 중에서도 도 6의 가변 이득 증폭기(VGA1)에 대한 말단 전류(IA1, IB1)를 발생시키기 위한 예시적인 회로도.
도 10은 도 4의 가변 이득 증폭기(VGA2)의 증폭기(Ai)(도 2)에 대한 말단 전류(G2IBIL)를 발생시키는데 사용된 회로에 대한 예시적인 회로도.
도 11은 가변 이득 증폭기(VGA1)를 제외하고는 도 10의 회로와 유사한 예시적인 이득 보상 회로도.
도 12는 가변 이득 증폭기(VGA3)에 대한 예시적인 이득 보상 회로도.
먼저 도 1을 참조로 설명하면, 본 발명의 일 양상을 나타내는 부분 회로가 도시되어 있다. 이 실시예에서 트랜지스터들은 npn 바이폴라 트랜지스터인데, 물론 본 발명의 원리는 다른 종류의 트랜지스터로도 실시될 수 있다. 도 1에는 트랜지스터(Q1, Q2)로 구성된 제1 차동쌍과, 트랜지스터(Q3, Q4)로 구성된 제2 차동쌍이 도시되어 있다. 차동 트랜지스터쌍(Q1, Q2)은 말단 전류(IA)에서 동작하고, 차동 트핸지스터쌍(Q3, Q4)는 말단 전류(IB)에서 동작한다. 차동 입력 전류(신호 전류)를 Q1 및 Q2의 콜렉터에 흐르게 하는 루프 증폭기와, 트랜지스터(Q3, Q4)에 연결되는 부하 소자는 도 1에 도시되어 있지 않고, 트랜지스터(Q3, Q4)의 베이스로의 차동 입력 전압에 기인한 트랜지스터(Q3, Q4)에 대한 차동 콜렉터 전류는 iin으로 나타나 있고, 차동 입력에 기인한 트랜지스터(Q1, Q2)에 대한 차동 콜렉터 전류는 iout으로 나타나 있다. 제1 차동쌍으로의 차동 입력 전류(iin)는 (부궤환을 이용함으로써) 입력 신호에 비례하게 된다. 차동쌍(Q1, Q2)은 차동쌍(Q3, Q4)과 동일한 입력 전압에 의해 구동되며, 그 결과 그 차동 입력 전류(iout)도 입력 신호에 비례한다. 도 1에는 차동 트랜지스터쌍(Q5와 Q6, Q7과 Q8, Q9와 Q10)도 도시되어 있다. 각 트랜지스터쌍에서 2개의 트랜지스터는 편의상 똑같을 수 있으나 일반적으로는 똑같은 트랜지스터가 아닐 것이다.
도 1에 도시된 회로에서 트랜지스터쌍(Q5와 Q6, Q7과 Q8, Q9와 Q10) 각각은 가변 이득 제어 전압(VCONTR)과 차동쌍 중 제2 트랜지스터에 인가된 기준 전압 간의 전압차에 응답하는 차동쌍으로서 동작한다. 바람직한 실시예에서 이들 기준 전압(V1, V2, 등)은 하나의 기준 전압에 의해 구동되는 직렬 저항 접속에 의해 공브된다. 이득 제어 전압(VCONTRL)이 기준 전압(V1)보다 훨씬 낮으면 트랜지스터(Q5, Q7, Q9)(그리고 그들 사이에 무슨 대응 트랜지스터들이 있든 간에)는 모두 턴 오프되고, 트랜지스터(Q6, Q8, Q10)(그리고 그들 사이에 무슨 대응 트랜지스터들이 있든 간에)는 차례로 모두 턴 온된다. 이러한 상황 하에서 전류원(I1내지 IN)과 전류원(Iy)은 모두 접속되어 트랜지스터(Q1, Q2)에 말단 전류(IA)를 공급한다. 그러나 트랜지스터(Q3, Q4)에 대한 말단 전류(IB)는 단순히 IX이다.
이득 제어 전압(VCONTRL)이 기준 전압(V1)과 같다면 트랜지스터(Q5, Q6)는 똑같이 턴 온되고, 그에 따라 전류원(I1)으로부터의 전류의 절반이 그 두개의 트랜지스터 각각에 흐르게 된다. 따라서 IB는 I1/2만큼 증가하고 IA는 I1/2만큼 감소한다. 이득 제어 전압(VCONTRL)이 증가하여 V2전압과 같게 되면 트랜지스터(Q5)는 더 잘 턴 온되고 트랜지스터(Q6)는 거의 턴 오프될 것이고, 그에 따라 전류(I1) 모두는 말단 전류(IB)에 포함될 것이다. 또한 이러한 상황 하에서 트랜지스터(Q7,Q8)는 똑같이 도통되고, 그에 따라 전류(I2)의 절반은 트랜지스터(Q1, Q2)를 위한 말단 전류(IA)에 기여할 것이고 전류(I2)의 나머지 절반은 트랜지스터(Q3, Q4)를 위한 말단 전류(IB)에 기여할 것이다. 물론 궁극적으로 이득 제어 전압(VCONTRL)이 전압 VN을 크게 초과하면 전류원(I1내지 IN)의 전류 모두가 결합되어 트랜지스터(Q3, Q4)의 말단 전류(IB)에 부가될 것이다. 이득 제어 전압(VCONTRL)의 여러가지 특정값에 대한 이러한 여러가지 말단 전류(IA, IB)를 아래의 표에 요약한다.
상기 표는 근사적인 것이며 전압들(V1, V2, 등) 간의 개별적 기준 전압 단계의 크기에 따라서 달라진다. 본 발명의 바람직한 실시예에서 이들 단계는 수십 밀리보트 정도이다. 따라서 예컨대 이득 제어 전압(VCONTRL)이 전압 V1에서 전압 V2로 느리게 증가하기 때문에 트랜지스터(Q5)가 완전히 턴 온되고 트랜지스터(Q6)이 완전히 턴 오프되기 전에 트랜지스터(Q7)는 턴 온되기 시작할 것이고 트랜지스터(Q8)는 턴 오프되기 시작할 것이다. 이런 식으로 이득 제어 전압(VCONTRL)의 변화에 따른 말단 전류(IA, IB)의 변동이 고정된 기준 전압들(V1, V2, 등) 간에 원하는대로 완만하게 될 수 있다. 더욱이, 중요한 것이 말단 전류(IA, IB)의 절대값이 아니라 그 비율인 경우에는, 임의 온도에서의 말단 전류(IA, IB)의 비율은 기준 전압들(V1, V2, 등)과 비교해서 단순히 이득 제어 전압(VCONTRL) 값에 따라 달라지므로 여러개의 전류원(Ix, Iy, I1, I2, 등)이 절대 온도에 비례하는 전류원일 필요는 없다는 점에 유의한다. 물론 이득 제어 전압(VCONTRL)에 따른 말단 전류(IA, IB)의 비율을 나타내는 곡선 모양은 기준 전압(V1, V2, 등)의 수와 량을 변화시킴으로써 조정될 수 있다.
이제 도 2에 도시된 바와 같이 접속된 3개의 차동 증폭기의 특성을 고려한다. 차동 트랜지스터쌍의 상호컨덕턴스는 이 차동 트랜지스터쌍의 말단 전류를 절대 온도로 나눈 것에 비례한다는 것은 잘 알려져 있다. 도 2에서 증폭기(Aii, Aiii)는 차동 증폭기쌍이며, 각각은 그 입력으로서 증폭기(Ai)의 출력을 갖고 있다. 증폭기(Aii)의 출력은 ein* R2/R1과 같을 것이다. 증폭기(Ai)의 출력은 증폭기(Aii)의 출력을 증폭기(Aii)의 이득(gii)으로 나눈 것, 즉 (ein* R2/R1) * 1/gii과 같을 것이다. 증폭기(Aiii)의 출력(eout)은 증폭기(Ai)의 출력에 증폭기(Aiii)의 이득(giii)을 곱한 것과 같을 것이다. 따라서 증폭기(Aiii)의 출력(eout)은 (ein* R2/R1) * giii/gii가 될 것이다. 3개의 차동 증폭기의 조합에 대한 총 이득(g)는,
g = eout/ein= R2/R1* giii/gii
이다.
그러나 각 차동 증폭기의 이득은 차동쌍에 대한 말단 전류를 절대 온도로 나눈 것에 비례하기 때문에 이득(gii, giii)은 각각 kii* IB/T와 kiii* IA/T로 표현될 수 있다. 그러면 3개의 증폭기 조합의 이득은,
g = R2/R1* kiii/kii* IA/IB
로 표현될 수 있다.
따라서 이 조합의 이득은 온도에 무관하므로 절대 온도에 비례하는 전류원을 사용할 필요가 없고, 오로지 전류비에만 관련된다. 증폭기(Ai)는 루프 증폭기를 구성하며, 바람직하게는 증폭기(Aii)로의 입력 전류가 저항(R1)에 흐르는 입력 전류(ein/2R1)(도 2)과 거의 같게 되게 하기 위하여 높은 이득을 가져야 한다. (이경우 증폭기(Aii)의 입력 단자에 직접 걸리는 차동 입력은 거의 제로이다.) 이와 관련하여 증폭기(Aii)의 이득은 최저이고 온도는 최고인 때에 최악의 상태가 일어난다. 그러나 증폭기(Ai)의 이득이 항상 충분히 높은 상태를 유지하고 있는 한, 그 이득은 온도에 따라 변하긴 해도 그 온도 변화가 이득에 미치는 영향은 미미하다. 따라서 그 말단 전류는 절대 온도에 비례할 필요가 없다. 그러나 이 말단 전류는 증폭기(Aii)의 이득에 따라 달라지게 하여, 바람직하게는 이 이득에 대략적으로 반비례하게 하여 2개의 증폭이의 이득의 곱이 루프 이득 제어를 위해 대략 일정하게 유지하도록, 즉 증폭기(Ai)의 이득이 일정햇던 경우보다 더욱 일정하게 유지되도록 할 수 있다.
이제 도 3을 참조로 설명하면, 상세히 설명될 가변 이득 증폭기의 직렬 접속을 도시한 간단한 블록도가 도시되어 있다. 도시된 바와 같이, 직렬 접속 중 제1 증폭기는 가변 이득 증폭기(VGA1)이고, 직렬 접속 중의 제2 증폭기는 가변 이득 증폭기(VGA3)이고, 직렬 접속 중의 제3 증폭기는 가변 이득 증폭기(VGA2)이다. 그러나 후술되는 바와 같이 이들 증폭기 각각은 실제로는 도 2의 증폭기(Ai, Aii, Aiii)의 증폭기 접속에 관련될 수 있는 다수의 증폭기이다.
이제 도 4를 참조로 설명하면, 가변 이득 증폭기(VGA2)에 대한 회로도가 도시되어 있다. 이 도면에서, 그리고 가변 이득 증폭기들(VGA3, VGA1) 각각에 대한 회로를 도시한 도 5와 도 6에서, 각 차동쌍에 대한 말단 전류 라인들은 화살표로표시되어 이들 라인들이 다른 입력 및 출력 라인들과 구별되도록 하고 이들 전류가 실제로는 전류 싱크인 전류원에 의해 공급된다는 것을 더욱 더 잘 인식되게 한다. 이와 관련하여 "전류원"이라는 용어는 본 실시예에서 개시된 싱크 전류을 말하는 전류원 전부는 아니더라도 대부분을 의미하는 것으로 총괄적으로 사용된다.
다시 도 4를 참조로 설명하면, 트랜지스터(Q11, Q12)에는 부하 저항(R3, R4)과 함께 말단 전류원(G2IBIL)이 구비되어 도 2의 증폭기(Ai)의 등가 회로를 구성한다. 그 차동 증폭기의 출력은 트랜지스터(Q13, Q14)와 부하 저항(R5, R6)으로 구성되어 말단 전류(IB2)에 의해 구동되는 제2 차동 증폭기에 직접 인가된다. 부하 저항(R6, R6)을 가진 트랜지스터(Q13, Q14)는 도 2의 증폭기(Aii)의 등가 회로를 구성하며, 저항(R7, R8)은 도 2의 저항(R2)가 제공하는 부궤환과 등가인 부궤환을 제공한다. 마지막으로 트랜지스터(Q15, Q16)와 부하 저항(R9, R10)에는 말단 전류(IA2)가 공급되어 도 2의 증폭기(Aiii)의 등가 회로를 구성한다.
이제 도 5를 참조로 설명하면, 가변 이득 증폭기(VGA3)에 대한 회로도가 도시되어 있다. 이 회로는 트랜지스터(Q17-Q22)와 저항(R11-R18)로 구성되며, 비록 별개의 말단 전류(G3IBIL, IB3, IA3)에 의해 구동되기는 하지만 도 4의 가변 이득 증폭기(VGA2)에 대한 회로의 복제이다. 또한 이 증폭기는 커패시터(C1, C2)에 의해 제2 가변 이득 증폭기(VGA2)의 입력에 용량성으로 결합된다.(도 3참조)
이제 도 6을 참조로 설명하면, 가변 이득 증폭기(VGA1)의 회로도가 도시되어 있다. 이 증폭기는 트랜지스터(Q23-Q30)와 저항(R19-R27)로 구성되며, 5개의 말단전류원(IA1, IB1, ID1, G1B1IBIL1, G1B2IBIL2)을 이용하여 그 특성을 제어한다. 입력 차동 전압(INPUT+, INPUT-)은 트랜지스터(Q27, Q28, Q31, Q32)로 구성된 트랜스리니어(translinear) 전류 증폭기로의 입력을 위한 차동 전류로 변환될 것이다. 이것은 병렬 접속된 2개의 상호컨덕턴스 증폭기를 이용함으로써 수행되는데, 하나는 상대적으로 낮은 상호컨덕턴스 이득을 가진 고정 상호컨덕턴스 증폭기이고, 다른 하나는 최대 상호컨덕턴스 이득(λ) 곱하기 고정 상호컨덕턴스 이득 증폭기의 상호컨덕턴스 이득을 갖는 가변 상호컨덕턴스 증폭기이다. 바람직한 설계에서는 λ= 5의 값이 사용되며, 그 결과, 이득 설정 함수로서 잡음 지수와 왜곡 간에 적당한 절충이 이루어진다.
고정 상호컨덕턴스 증폭기는 트랜스리니어 전류 증폭기의 일부이기도 한 트랜지스터(Q27, Q28)와, 트랜지스터(Q23, Q24, Q25, Q26)로 이루어진 루프 증폭기로 구성된다. 루프 증폭기 그 자체는 높은 입력 임피던스를 갖고 있다. 그 결과, 완전한 증폭기 회로의 입력 임피던스는 500오옴이며, 바람직한 실시예에서는 2개의 직렬 접속 온 칩 저항(R21)과 병렬 접속된 외부 저항(REXT)으로 구성된다. R27 = R26이고 R23 = R22라고 가정하면, 고정 상호컨덕턴스 이득은
로 주어진다.
이 전달 함수는 부궤환 루프를 통해 실현되므로 지나친 왜곡없이 입력 대신호(315 mVp)를 처리하는 것이 직접적이고 적절하다. 그러나 이 고정 증폭기는 이득이 상대적으로 낮기 때문에 높은 이득 설정에 대한 잡음 성능은 적당치 않다. 이런 이유로 제2 이득 제어 상호컨덕턴스단은 고정 상호컨덕턴스와 병렬로 접속된다. 고정 상호컨덕턴스 이득 증폭기는 턴 오프되지 않고 이득 설정의 모든 값에 대해 항상 그대로 존재하게 된다.
바람직한 실시예에서 입력 증폭기(VGA1)는 30 dB 이득 제어 범위를 필요로 한다. 입력 증폭기(VGA1)의 최소 이득에서 최소 입력 신호 레벨은 315 mVp가 될 것이다. 입력 증폭기의 30 dB의 범위는 2개의 범위로, 즉 전류비(IA1/IB1) 제어에 의한 14.44 dB 범위와 Id1의 말단 전류의 제로로부터 933 ㎂(T=27℃에서)로의 제어에 의한 15.55 dB 범위로 분할되어 λ= 5의 말단 전류 ID1 = 933 ㎂에서 최대 이득을 준다. 이런 식으로 적당한 고신호 처리가 수행되어 10 mVp까지의 낮은 입력 신호 레벨에서 적당한 잡음 정합과 결합된다.
이제 도 7을 참조로 설명하면, 가변 이득 증폭기에 대한 제어 회로들 중 하나가 도시되어 있다. 이 제어 회로는 트랜지스터(Q33-Q49), 저항(R28-R39), 및 전류원(I1-I13)으로 구성되어 많은 기준 전압, 제어 전압, 및 전류(IA3, IB3)를 공급한다. 전류들의 비율은 가변 이득 증폭기(VGA3)의 이득을 제어한다. 이 회로에 대한 입력은 전원 전압(VSUP)과 이득 제어 전압(VCONTR)이며, 전류(IA3, IB3)는 비록 실제로는 도 7의 회로에 의해 결정된 방식으로 이들 접속 내로 흐르고 있지만 출력으로 간주된다. 전원(VSUP)은 저항(R31-R39)의 직렬 접속에 인가되어 설명될 회로 및/또는 다른 제어 회로 내에서 사용될 내부 전원(VCINTER)와 다수의 기준 전압을 공급한다. 이득 제어 전압(VCONTR)은 트랜지스터(Q35, Q36)와 저항(R29,R30)의 조합을 통해 트랜지스터(Q37)의 베이스를 제어한다. 트랜지스터(Q37)는 에미터 팔로워로서 동작하여 트랜지스터(Q42, Q44)의 베이스에 걸리는 전압은 물론 출력 전압(VCONTRVG3BEM)을 결정한다. 제어 전압(VCONTR)이 낮으면 전류원(I3) 중에서 저항(R30), 트랜지스터(Q36),및 저항(R29)을 통해 흐르는 전류가 트랜지스터(Q35)를 통해 흐르는 전류에 비해 충분히 클 것이며, 따라서 저항(R30)에서의 전압 강하와 트랜지스터(Q37)의 VBE를 합한 것은 전압(VCONTRVG3BEM)을 전압(VGAP1) 이하의 트랜지스터(Q47)의 VBE보다 작게 그리고 전압(VGAP2) 이하의 트랜지스터(Q48)의 VBE보다 작게 되게 할 것이다. 따라서 트랜지스터(Q42, Q44)는 턴 오프될 것이고, 트랜지스터(Q43, Q45)는 트랜지스터(Q48, Q47) 각각을 통해 턴 온될 것이다. 이것은 전류원(I8, I9)이 전류(IB3)에 기여하게 한다.
도 7의 트랜지스터(Q38, Q40)의 베이스를 제어하는 전압(VCONTRVG2BEM)은 도 8의 회로가 공급한다. VCONTR가 VSTARTE이하에 있으면, 전류원(I25) 중에서 저항(R47), 트랜지스터(Q69),및 저항(R45)을 통해 흐르는 전류가 트랜지스터(Q68)를 통해 흐르는 전류에 비해 충분히 클 것이며, 따라서 저항(R47)에서의 전압 강하와 트랜지스터(Q70)의 VBE를 합한 것은 전압(VCONTRVG2BEM)(도 7)을 전압(VGAP1) 이하의 트랜지스터(Q47)의 VBE보다 작게 그리고 전압(VGAP2) 이하의 트랜지스터(Q48)의 VBE보다 작게 되게 할 것이다. 따라서 트랜지스터(Q38, Q40)는 턴 오프될 것이고, 트랜지스터(Q39, Q41)는 트랜지스터(Q48, Q47) 각각을 통해 턴 온될 것이다. 이것은 전류원(I6, I7)이 전류(IB3)에 기여하게 하며, 또한 전류원(I6, I7, I8, I9)의 전류 모두는 전류(IA3)에 기여할 것이다. 이와 관련하여 트랜지스터(Q33, Q34) 각각을 통하는 전류원(I1, I2)의 전류는 전류(IA3, IB3)의 최소값을 결정한다.
제어 전압(VCONTR)은 에미터 팔로워로서 동작하는 트랜지스터(Q46)에도 인가된다. 제어 전압(VCONTR)이 로우이면 전류원(I5)은 트랜지스터(Q46)의 에미터를 로우로 만들고, 따라서 전압(VCONTREM)도 로우가 될 것이다. 따라서 요약하면, VCONTR이 로우이면, IA3/IB3는 최소가 되어 가변 이득 증폭기(VGA3)(도 5)의 이득을 최하 이득으로 설정할 것이다. VCONTR이 증가함에 따라 VCONTRLVG2BEM과 VCONTREM도 증가할 것이다. 궁극적으로 VCONTR이 하이이면 트랜지스터(Q38, Q40, Q42, Q44)는 모두 턴 온되고 트랜지스터(Q39, Q41, Q43, Q45)는 거의 턴 오프될 것이다. 이것은 전류원(I6, I7, I8. I9)의 전류가 모두 전류(IB3)에 기여하게 하고 IA3를 최소값으로 남게 한다. VGAP1과 VGAP2를 결정하는 저항과 VCONTR에 대한 VCONTRLVG2BEM과 VCONTRLVG3BEM을 결정하는 저항(저항(R45, R47)과 저항(R29, R30) 각각)을 적절히 선택함으로써, 그리고 도 1과 관련하여 총괄적으로 설명된 바와 같이, 차동 트랜지스터쌍들(Q38과 Q39, Q40과 Q41, Q42와 Q43, Q44와 Q45)(도 7)의 각 쌍이 각자의 베이스에 제로 차동 전압을 갖는 제어 전압(VCONTRL)의 4개 값을 적절히 선택함으로써 제어 전압에 따라 dB 단위의 평탄한(거의 선형적인) 이득 변화(IA/IB)를 얻을 수 있다. 또한 도 1과 관련하여 지적된 바와 같이, IA와 IB를 설정하는 전류원은 온도에 비례할 필요가 없다. 이와 관련하여 제어 전압(VCONTRL)과 차동 트랜지스터쌍들(Q38과 Q39, Q40과 Q41, Q42와 Q43, Q44와 Q45) 중 어느 한쌍 간의 VBE 수와 각자의 기준 전압과 상기 각 차동 트랜지스터쌍 간의 VBE 수는 같으므로 이러한 전류원에 의한 온도 드리프트(drift)는 없을 것이다.
바람직한 실시예에서 제어 전압 함수로서의 개별 이득 상태들의 제어 계열은 총 이득의 모든 설정에서의 잡음, 신호 처리 능력 및 왜곡에 대해서 최적의 성능이 얻어지도록 선택된다. 이것은 감소하는 제어 전압의 함수로서(또는 최대 이득으로부터 감소하는 총 VGA 이득의 함수로서), 먼저 마지막 증폭기(VGA2)가 이득값을 낮추도록 제어되고, 그 다음에 중간 증폭기(VGA3)가 이득값을 낮추도록 제어되고, 그 다음에 입력 증폭기(VGA1)가 이득값을 낮추도록 제어되고, 그 다음에 마지막 증폭기(VGA2)가 다시 이득값을 낮추도록 제어되는 것을 의미한다.
이제 도 8을 참조로 설명하면, 가변 이득 증폭기(VGA2)를 위한 말단 전류(IA, IB)를 발생시키기 위한 도 7과 유사한 회로가 도시되어 있다. 이 회로는 트랜지스터(Q66 - Q81), 전류원(I24 - I33), 및 저항(R44 - R47)로 구성된다. 이 회로는 그 입력으로서 공급 전압(VSUP)이외에도 내부 공급 전압(VCINTER), 제어 전압(VCONTR), 및 기준 전압(VSTARTC, VSTARTE)을 사용한다. 이 회로는 도 7의 회로로부터 도출되는 전압들(VCONTREM, VGAP1EM, VGAP2EM, VGAP3EM)도 입력으로 사용한다. 접미사 EM은 해당 전압이 EM이 없는 전압보다 1 VBE만큼 낮다는 것을 의미한다. 예컨대 다시 도 7을 참조로 설명하면 전압(VCONTREM)은 제어 전압(VCONTR)보다 트랜지스터(Q46)의 VBE만큼 낮고, 전압(VGAP1EM)은 기준 전압(VGAP1)보다 트랜지스터(Q47)의 VBE만큼 낮다.
도 8을 참조로 설명하면, 트랜지스터(Q72, Q73)는 전류원(I28, I29)으로부터 말단 전류(IA2, IB2)의 최소값을 공급하고, 트랜지스터쌍들(Q74과 Q75, Q76과 Q77, Q78와 Q79, Q80와 Q81)은 전압들(VCONTR과 VSTARTC, VCONTR과 VSTARTE, VCONTEM과 VGAP2EM) 간의 비교에 의해 제어되어 전류원(I30 - I33)의 전류 분할이 주어진 제어 전압(VCONTR)에 대한 IA2 및 IB2 각각에 어떻게 분배되는지를 결정한다. 마지막으로 회로는 또한 그 출력으로서 제어 전압(VCONTVG2AEM, VCONTVG2BEM)을 공급한다. 이 전압에 대해서는 후술한다.
이제 도 9를 참조로 설명하면, 도 6의 가변 이득 증폭기(VGA1)에 대한 말단 전류(IA1, IB1)를 발생시키는 회로가 도시되어 있다. 이 회로에서 트랜지스터(Q64, Q65)는 IA1과 IB1의 최소값을 전류원(I23, I22)의 전류로 결정한다. 전류원(I20, I21)은 차동 트랜지스터쌍(Q60과 Q61, Q62와 Q63) 각각에 의해 조정되는 말단 전류(IA1, IB1)에 기여한다. 이어서 이들 트랜지스터들은 전압(VCONTR, VSTARTD)으로부터 트랜지스터(Q52, Q53), 저항(R41, R43), 및 트랜지스터(Q54)를 통해 도출된 전압과 도 7의 회로로부터 도출되는 2개의 전압(VGAP2EM, VGAP1EM) 간의 비교에 의해 제어된다.
도 9의 회로는 또한 트랜지스터(Q50 내지 Q53)와 저항(R40 내지 R43)으로 구성된 입력 회로들을 구비하며, 이들 입력 회로들은 전압(VCONTR, VSTARTB)을 참조하여 제어 전압(VCONTRL)에 응답하여 트랜지스터(Q56, Q58)를 통해 트랜지스터(Q56, Q58)의 베이스를 제어한다. 트랜지스터(Q56, Q58)의 베이스에 걸리는 전압은 차동 트랜지스터쌍(Q56, Q57)에 의해 VGAP2EM과 비교되고 트랜지스터쌍(Q58, Q59)에 의해 VGAP1EM과 비교되어 전류원(I18, I19)의 말단 전류(ID1)로의 조정 또는 전원으로부터 바로 접지로의 조정을 결정한다. 트랜지스터(Q61, Q63)의 베이스에 걸리는 전압은 차동 트랜지스터쌍(Q60, Q61)에 의해 VGAP2EM과 비교되고 트랜지스터쌍(Q62, Q63)에 의해 VGAP1EM과 비교되어 전류원(I20, I21)의 말단 전류(IA1 또는 IB1)로의 조정을 결정한다. 전류원(I22, I23)은 IB1과 IA1 각각을 위해 트랜지스터(Q64, Q65)를 통한 최소 전류를 공급한다.
말단 전류(ID1)를 위한 최소값을 공급하는 트랜지스터는 없다. 도 6에 도시된 바와 같이 말단 전류(ID1)는 도 3의 전체 가변 이득 증폭기 시스템을 위한 고이득 증폭기를 구성하는 차동 트랜지스터쌍(Q29, Q30)을 위한 말단 전류이다. 이 고이득 입력 증폭기는 소신호 입력에 대해서는 매우 잘 동작한다. 그러나 이득이 낮게 설정되면, 포화없이 허용가능한 입력 신호가 더 높아질 수 있는 곳에서는 도 6의 트랜지스터(Q29, Q30)는 왜곡을 일으킬 것이다. 따라서 저이득 설정을 나타내는 낮은 제어 전압(VCONTRL)에 있어서는 말단 전류(ID1)는 셧오프되고, 그에 따라 상기 고이득 증폭기와 병렬 접속된 피드백 증폭기는 이득이 전류비(IA1/IB1)에 의해 제어되는 원하는 저이득 저왜곡 입력단을 제공할 것이다.
이제 도 10을 참조로 설명하면, 도 4의 가변 이득 증폭기(VGA2)의 증폭기(Ai)(도 2)를 위한 말단 전류(G2IBIL)를 발생시키는데 사용되는 회로가 도시되어 있다. 이 회로는 트랜지스터(Q82-Q90)와 전류원(I34-I38)으로 구성된다. 도 4에 도시된 바와 같이 말단 전류(G2IBIL)는 명목상 저항(R3)을 통해서 절반을저항(R4)을 통해서 절반을 흘러 전압(G2IBIC1, G2IBIC2)을 각각 발생시킨다. 말단 전류(G2IBIL)가 변하여 도 2의 증폭기(Ai)의 등가 회로의 이득을 변화시킨다면 전압(G2IBIC1, G2IBIC2)도 변할 것이다. 그러나 다른 전류원으로부터 저항(R3, R4) 각각을 통한 전류의 오프셋팅 증가에 의해 말단 전류(G2IBIL)의 감소가 수반되어 말단 전류 감소의 절반과 같게 되었다면, 증폭기의 이득이 감소되었다 하더라도 전압(G2IBIC1, G2IBIC2)은 동일하게 유지된다. 이것은 도 10에 도시된 이득 보상 회로의 기능이다. 특히 트랜지스터(Q82)를 통해 흐르는 전류원(I34)의 전류는 가변 이득 증폭기(VGA2)에 최소 말단 전류(G2IBIL)를 공급한다. 트랜지스터(Q83 - Q86)는 (도 8의 회로로부터의) 전압(VCONTVG2AEM)을 (도 7의 회로로부터의) 전압(VGAP1EM)과 비교한다. 제어 전압(VCONTR)이 낮으면 전압(VCONTVG2AEM)은 전압(VGAP1EM)보다 낮게 될 것이며, 따라서 트랜지스터(Q83, Q84)는 턴 오프되고 전류원(I35, I36)의 전류가 라인(G2IBIC2, G2IBIC1) 각각에 의해 저항(R3, R4)(도 4)을 통해 공급될 것이다. 그러나 제어 전압이 증가함에 따라, 그 증가 시간 동안에는 전류(IA2)는 증가하고 전류(IB2)는 감소하고 전압(VCONTVG2AEM)(도 10)은 증가할 것이며, 전류원(I35)의 전류는 도 4의 저항(R3, R4)으로부터 직접 공급되던 것이 말단 전류(G2IBIL)에 의해 공급될 것이다.따라서 가변 이득 증폭기(VGA2)의 말단 전류(IB2)가 감소함에 따라 도 2의 증폭기(Ai)와 증폭기(Aii)의 등가 회로들의 이득곱이 대략 일정하게 유지되도록 말단 전류(G2IBIL)가 감소될 것이다. 이와 관련하여 트랜지스터(Q87 - Q90)는 전압(VCONTREM)(도 7)과 전압(VGAP2EM)(도 7)의 비교를 통해 말단 전류(IB2)를 더 변동시킬 것이다.
도 11은 가변 이득 증폭기(VGA1)를 제외하고는 도 10의 회로와 유사한 이득 보상 회로이다. 이 회로에서 트랜지스터(Q93 - Q100)는 전압(VCONTRVG1BEM)(도 9)과 기준 전압(VGAP1EM, VGAP2EM)(도 7)과의 상대적인 비교에 따라서 전원 단자들 간 에 또는 동일하게 라인(G1BIBIL1, G1BIBIL2)을 통해 전류원(I41 -I44)을 조정한다. 전류(G1BIBIL1, G1BIBIL2)의 최소값은 동일한 전류원(I39, I40)에 의해 트랜지스터(Q91, Q92)를 통해 공급된다.
도 10의 이득 보상 회로와 유사한 가변 이득 증폭기(VGA3)(도 5)의 이득 보상 회로가 도 12에 도시되어 있다. 이 회로는 전류원(I45 - I51)과 트랜지스터(Q102 - Q113)로 구성되어, 전압(VCONTRVG3BEM)과 전압(VGAP1EM, VGAP2EM) 간의 상대적 비교와 전압(VCONTRVG2BEM)과 전압(VGAP1EM)(도 7의 회로로부터 도출되는 모든 전압) 간의 상대적 비교에 따라서, 말단 전류(G3IBIL)와 부하 전류(G3IBIC1, G3IBIC2) 각각 간의 전류원(I46과 I47, I48과 I49, I50과 I51)을 조정한다.
지금까지 복수의 가변 이득단으로 구성된 가변 이득 증폭기에 대해 설명하였는데, 이 증폭기에서 여러 단의 이득은 제어 전압과 여러가지 기준 전압과의 비교에 의해서 제어되며, 바람직한 실시예에서는 이 이득은 공급 전압에 연결된 복수의 저항의 직렬 접속의 이용에 의해 발생된다. 이러한 상대적인 비교는 전류비를 제어하며 각 가변 이득 증폭기 단의 이득을 결정한다. 전류비 변화를 다르게 함으로써, 일반적으로 절대 온도에 비례하는 전류원을 이용할 필요없이 제어 전류에 따라dB 단위의 이득 대 볼트 단위의 제어 전압이 평탄한 총 이득 변화가 달성될 수 있다.
지금까지 바람직한 실시예를 통해 본 발명을 설명하였지만, 본 기술 분야의 통상의 전문가라면 본 발명의 본질과 범위를 벗어남이 없이 본 발명을 여러가지로 변형될 수 있음을 잘 알 것이다.

Claims (9)

  1. 가변 이득 증폭기에 있어서,
    다수의 직렬 접속 증폭기 단을 포함하되, 증폭기 단 각각은 입력과 출력을 갖고, 상기 직렬 접속 증폭기 단들 중 첫번째 단의 입력은 상기 가변 이득 증폭기로의 입력을 구성하고, 상기 직렬 접속 증폭기 단의 마지막 단의 출력은 상기 가변 이득 증폭기 단의 출력을 구성하며,
    상기 증폭기 단 각각은,
    제1, 제2, 및 제3 증폭기 요소;
    다수의 기준 전압을 발생시키는 기준 발생 회로;
    증폭기 단 각각의 증폭기 요소 각각을 위한 말단(tail) 전류 발생 회로; 및
    증폭기 단 각각을 위한 루프 이득 제어 회로
    를 포함하되,
    상기 증폭기 요소 각각은 증폭기 요소 각각에 각각 공급된 제1, 제2, 및 제3 말단 전류에 종속된 이득을 갖고, 상기 제1 및 제2 증폭기 요소는 직렬 접속되며 상기 제2 증폭기 요소의 출력으로부터 상기 제1 증폭기 요소의 입력으로의 부궤환을 포함하며, 상기 제1 증폭기 요소의 출력은 상기 제3 증폭기 요소의 입력에 결합되며, 상기 제3 증폭기 요소의 출력은 증폭기 단의 출력을 구성하고,
    상기 말단 전류 발생 회로 각각은 이득 제어 전압과 기준 전압들의 비교에 응답하여 각각의 증폭기 요소에 대한 상기 제2 및 제3 말단 전류를 일정 비율로 발생시키고,
    상기 루프 이득 제어 회로 각각은 상기 제1 및 제2 증폭기 요소의 이득들의 곱을 대략 일정하게 유지하기 위하여 각각의 증폭기 요소에 대한 상기 제1 말단 전류를 발생시키는
    것을 특징으로 하는 가변 이득 증폭기.
  2. 제1항에 있어서,
    상기 증폭기 단 각각의 상기 제1, 제2, 및 제3 증폭기 요소를 위한 말단 전류는 절대 온도에 비례하지 않는 것을 특징으로 하는 가변 이득 증폭기.
  3. 제1항에 있어서,
    상기 기준 발생 회로는 기준 전압에 의해 전력을 공급받는 저항의 직렬 접속을 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  4. 가변 이득 증폭기에 있어서,
    다수의 직렬 접속 증폭기 단을 포함하되, 증폭기 단 각각은 차동 입력과 차동 출력을 갖고, 상기 직렬 접속 증폭기 단들 중 첫번째 단의 차동 입력은 상기 가변 이득 증폭기로의 입력을 구성하고, 상기 직렬 접속 증폭기 단의 마지막 단의 차동 출력은 상기 가변 이득 증폭기 단의 출력을 구성하며,
    상기 증폭기 단 각각은,
    제1, 제2, 및 제3 차동 증폭기 요소;
    다수의 기준 전압을 발생시키는 기준 발생 회로;
    증폭기 단 각각의 증폭기 요소 각각을 위한 말단 전류 발생 회로; 및
    증폭기 단 각각을 위한 루프 이득 제어 회로
    를 포함하되,
    상기 증폭기 요소 각각은 증폭기 요소 각각에 각각 공급된 제1, 제2, 및 제3 말단 전류에 종속된 이득을 갖는 차동 트랜지스터쌍을 갖고, 상기 제1 및 제2 증폭기 요소는 직렬 접속되며 상기 제2 증폭기 요소의 차동 출력으로부터 상기 제1 증폭기 요소의 차동 입력으로의 부궤환을 포함하며, 상기 제1 증폭기 요소의 차동 출력은 상기 제3 증폭기 요소의 차동 입력에 결합되며, 상기 제3 증폭기 요소의 차동 출력은 증폭기 단의 차동 출력을 구성하고,
    상기 말단 전류 발생 회로 각각은 이득 제어 전압과 기준 전압들의 비교에 응답하여 각각의 증폭기 요소에 대한 상기 제2 및 제3 말단 전류를 일정 비율로 발생시키고,
    상기 루프 이득 제어 회로 각각은 상기 제1 및 제2 증폭기 요소의 이득들의 곱을 대략 일정하게 유지하기 위하여 각각의 증폭기 요소에 대한 상기 제1 말단 전류를 발생시키는
    것을 특징으로 하는 가변 이득 증폭기.
  5. 제4항에 있어서,
    상기 증폭기 단 각각의 상기 제1, 제2, 및 제3 증폭기 요소를 위한 말단 전류는 절대 온도에 비례하지 않는 것을 특징으로 하는 가변 이득 증폭기.
  6. 제4항에 있어서,
    상기 기준 발생 회로는 기준 전압에 의해 전력을 공급받는 저항의 직렬 접속을 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  7. 제6항에 있어서,
    상기 증폭기 단 각각의 상기 제2 및 제3 증폭기 요소를 위한 상기 말단 전류 발생 회로는 다수의 차동 트랜지스터쌍을 포함하고, 상기 차동 트랜지스터쌍 각각은 상기 기준 발생 회로로부터의 각각의 기준 전압과 각 전류원으로부터의 전류를 조정하는 이득 제어 전압에 응답한 전압과의 비교에 응답하여 상기 제2 및 제3 말단 전류의 성분을 일정 비율로 공급하는 것을 특징으로 하는 가변 이득 증폭기.
  8. 제7항에 있어서,
    상기 증폭기 단 각각의 상기 제1 증폭기 요소를 위한 상기 말단 전류 발생 회로는 다수의 차동 트랜지스터쌍을 포함하고, 상기 차동 트랜지스터쌍 각각은 상기 기준 발생 회로로부터의 각각의 기준 전압과 각 전류원으로부터의 전류의 일부를 조정하는 이득 제어 전압에 응답한 전압과의 비교에 응답하여 상기 제1 말단 전류의 성분을 일정 비율로 공급하는 것을 특징으로 하는 가변 이득 증폭기.
  9. 제7항에 있어서,
    상기 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 하는 가변 이득 증폭기.
KR1020017008237A 1998-12-29 1999-10-27 다단 하이 다이나믹 레인지 가변 이득 증폭기 KR20010089724A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/222,050 US6084473A (en) 1998-12-29 1998-12-29 Multipoint controlled high dynamic range variable gain amplifier
US09/222,050 1998-12-29
PCT/US1999/025191 WO2000039922A1 (en) 1998-12-29 1999-10-27 Multiple stage high dynamic range variable gain amplifier

Publications (1)

Publication Number Publication Date
KR20010089724A true KR20010089724A (ko) 2001-10-08

Family

ID=22830580

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017008237A KR20010089724A (ko) 1998-12-29 1999-10-27 다단 하이 다이나믹 레인지 가변 이득 증폭기

Country Status (6)

Country Link
US (1) US6084473A (ko)
EP (1) EP1157458A1 (ko)
JP (1) JP2003517747A (ko)
KR (1) KR20010089724A (ko)
CN (1) CN1406411A (ko)
WO (1) WO2000039922A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044497B1 (ko) * 2009-04-17 2011-06-27 한희철 제수변의 이물질 유입 방지구조
KR101051431B1 (ko) * 2009-08-31 2011-07-22 전자부품연구원 임피던스 부궤환 증폭기 및 비례축소화 기법을 이용한 다단증폭기

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007654A (ja) * 1999-06-21 2001-01-12 Mitsubishi Electric Corp 信号強度検出装置
US6388516B1 (en) * 2000-11-08 2002-05-14 International Business Machines Corporation Precision high speed magnetic coil driver circuit
US6661999B1 (en) * 2000-12-28 2003-12-09 Cisco Technology, Inc. System for increasing RF power as a constant over a temperature range and employing reduced transmitter current drain during low power output periods
US6737920B2 (en) * 2002-05-03 2004-05-18 Atheros Communications, Inc. Variable gain amplifier
US7304598B1 (en) * 2006-08-30 2007-12-04 Infineon Technologies Ag Shared amplifier circuit
CN101207399B (zh) * 2006-12-06 2014-06-04 美国博通公司 在发射器中控制电路的方法和系统
US8224270B2 (en) 2006-12-06 2012-07-17 Broadcom Corporation Method and system for optimizing transmit power of a power amplifier using a battery voltage (Vbat) monitor
CN106385239B (zh) * 2016-09-09 2019-04-16 中国计量大学 一种增益可调的cmos宽带低噪声放大器
US10079584B1 (en) * 2017-03-14 2018-09-18 Futurewei Technologies, Inc. Closed-loop automatic gain control in linear burst-mode transimpedance amplifier

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3707685A (en) * 1970-05-21 1972-12-26 Westinghouse Electric Corp Q-invariant active filters
US3863173A (en) * 1974-06-03 1975-01-28 Gen Electric Amplifier circuit for minimizing voltage offset
US4074204A (en) * 1976-11-22 1978-02-14 Van Alstine Audio Systems, Inc. Equalizing amplifier
US4185249A (en) * 1978-08-23 1980-01-22 Hewlett-Packard Company Bipolar signal to current converter
US4521702A (en) * 1982-10-13 1985-06-04 The United States Of America As Represented By The Administrator, National Aeronautics And Space Administration Reactanceless synthesized impedance bandpass amplifier
KR930003009Y1 (ko) * 1989-10-23 1993-05-27 금성일렉트론 주식회사 귀환영 엠파시스 회로
JP4129843B2 (ja) * 1996-05-15 2008-08-06 エヌエックスピー ビー ヴィ ゲイン制御
US5757230A (en) * 1996-05-28 1998-05-26 Analog Devices, Inc. Variable gain CMOS amplifier

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044497B1 (ko) * 2009-04-17 2011-06-27 한희철 제수변의 이물질 유입 방지구조
KR101051431B1 (ko) * 2009-08-31 2011-07-22 전자부품연구원 임피던스 부궤환 증폭기 및 비례축소화 기법을 이용한 다단증폭기

Also Published As

Publication number Publication date
CN1406411A (zh) 2003-03-26
WO2000039922A9 (en) 2000-11-23
US6084473A (en) 2000-07-04
WO2000039922A1 (en) 2000-07-06
JP2003517747A (ja) 2003-05-27
EP1157458A1 (en) 2001-11-28

Similar Documents

Publication Publication Date Title
US5619169A (en) Variable gain differential amplifier
US3512096A (en) Transistor circuit having stabilized output d.c. level
US6559717B1 (en) Method and/or architecture for implementing a variable gain amplifier control
KR20010089724A (ko) 다단 하이 다이나믹 레인지 가변 이득 증폭기
US7649411B2 (en) Segmented power amplifier
US4462003A (en) Variable gain amplifier
US6100760A (en) Variable gain amplifier
US4558363A (en) Gamma correction circuit
KR0159309B1 (ko) 음량 콘트롤 회로
US4542349A (en) Digital controlled amplifier
US5663673A (en) Output circuit having at least one external transistor
US7138867B2 (en) Balanced variable gain amplifier capable of achieving performance by low source voltage
JPH10126179A (ja) 利得制御回路及び方法
US5157347A (en) Switching bridge amplifier
US5900774A (en) Direct current differential base voltage generating circuit
US5475328A (en) Logarithmic intermediate frequency amplifier circuit operable on low voltage
US3611171A (en) Integrated circuit video amplifier
US4518928A (en) Power supply circuit for amplifier
JPH04229705A (ja) 電流増幅装置
EP1230731B1 (en) Transconductor with controllable transconductance for low supply voltages
JP3210524B2 (ja) 差動入力型電圧制御電流源回路及びこれを用いた差動フィルタ回路
US6369638B2 (en) Power drive circuit
KR100319385B1 (ko) 가변 이득 증폭기
JP2604530Y2 (ja) 出力回路
JPS6056322B2 (ja) 利得切換機能を有する広帯域平衡増幅器

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid