KR20010088439A - 버퍼층으로서 레지스트를 갖는 반도체 디바이스 - Google Patents
버퍼층으로서 레지스트를 갖는 반도체 디바이스 Download PDFInfo
- Publication number
- KR20010088439A KR20010088439A KR1020010011699A KR20010011699A KR20010088439A KR 20010088439 A KR20010088439 A KR 20010088439A KR 1020010011699 A KR1020010011699 A KR 1020010011699A KR 20010011699 A KR20010011699 A KR 20010011699A KR 20010088439 A KR20010088439 A KR 20010088439A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- resist
- buffer layer
- buffer
- passivation
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 239000010410 layer Substances 0.000 claims description 209
- 238000000034 method Methods 0.000 claims description 42
- 238000002161 passivation Methods 0.000 claims description 37
- 239000000463 material Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 5
- 229920005989 resin Polymers 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000012790 adhesive layer Substances 0.000 claims 4
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 238000005266 casting Methods 0.000 description 8
- 239000000203 mixture Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000001459 lithography Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 239000000654 additive Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000004806 packaging method and process Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001015 X-ray lithography Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 230000001351 cycling effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000002318 adhesion promoter Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000037427 ion transport Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
반도체 디바이스는 상단층과 버퍼층을 포함한다. 버퍼층은 레지스트를 포함한다. 일 실시예에서, 패시베이션층은 상단층 위에 배치된다. 버퍼층은 바람직하게는 패시베이션층 위에 회전되고, 바람직하게는 포토-한정가능(photo-definable) 및 순응성인 레지스트이다. 버퍼층과 패시베이션층은 상단층 상에 배치된 본드 패드를 노출시키는 적어도 하나의 윈도우를 한정한다.
Description
발명의 분야
본 발명은 반도체 디바이스들의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 반도체 디바이스의 상단 층을 덮는 버퍼층으로써 레지스트를 사용하는 반도체 디바이스에 관한 것이다.
발명의 배경
반도체 디바이스들을 제조하는 동안, 유전체층들 및 도전체들은, 여기에서상단 금속층 또는 상단층으로서 언급되는, 도전성 재료의 최종 층이 추가될 때까지, 웨이퍼상에 침착되지만, 통상적으로 실리콘에 한정되지는 않는다. 이 상단 금속층 위에는 장벽, 즉 CAPS(Coat and Protective Seal) 또는 패시베이션(passivation)층이 통상적으로 배치된다. 이 패시베이션층은 반도체 디바이스의 기계적인 보전성 유지, 이동성 이온의 확산 방지 및 반도체 디바이스를 위한 어느 정도의 복사 보호(radiation protection)를 제공하는 기능을 한다.
추가로, 스트레스 버퍼층(SBL)이 패시베이션층위에 제공될 수 있다. 스트레스 버퍼층들은, 패키지에 싸여진 실리콘 웨이퍼 다이를 포함하는 최종 반도체 제품을 패키지화할 때 때때로 사용된다. 스트레스 버퍼층은 온도 순환(thermal cycling)동안 생성된 최종 반도체 제품의 내부 스트레스를 감소시킨다. 온도 순환은 반도체 제품의 통상적인 동작동안 발생한다. 예를 들어, 자동차 엔진 내의 반도체 제품은 엔진이 동작할 때 화씨 수백도에서 겨울동안 미운행시 영하의 온도까지의 범위의 온도에 놓여질 수 있다. 추가로, 온도 제어 환경에서조차도, 반도체 디바이스 그 자체는 동작동안 상당한 열을 생성할 수 있어서, 온도 순환을 경험하게된다.
내부 스트레스는 서로 다른 온도 팽창 계수들을 갖는 패키지 및 다이에 의해 발생할 수 있다. 양호한 점착력이 패키지와 다이사이에 존재하면, 온도 팽창 계수 부정합은 온도 순환동안 다이의 패시베이션층상의 스트레스 원인이 된다. 이 스트레스는 패시베이션층의 깨짐 또는 다이와 패키지사이의 얇게 갈라지는 결점을 유발할 수 있다. 이것은 잠정적으로 반도체 제품의 결함을 유발할 수 있다. 스트레스버퍼층의 기능은 다이와 패키지사이의 스트레스에 의해 유발된 손상을 제거하는 것이다. 순응시킴으로써, 스트레스 버퍼층은 패키지와 다이상이에 발생하는 스트레스를 최소화한다.
상단 금속층위에 패시베이션층을 인가하는 몇가지 방법들이 반도체 산업에 사용되어져 오고 있다. 하나의 그러한 패시베이션층은 바닥층이 실리콘 디옥사이드이고 상단 층이 실리콘 질화물인 쌍층(bi-layer) 막이다. 실리콘 디옥사이드층은 유연성이 있고, 실리콘 질화물과 상단 금속층사이의 스트레스를 경감하도록 버퍼로써 기능한다. 따라서, 이 바닥층은 금속의 스트레스 이동으로 인한 금속공간을 가져오는 기계적인 충격을 감소시켜, 하부 구조에 대한 기계적인 보호물로써 동작한다. 상단 실리콘 질화물층이 부서지기 쉽더라도, 실리콘 질화물층은 습기 및 나트륨 침투성을 방지하는데 장점을 갖는다.
스트레스 버퍼층들은 중합체 또는 다른 플라스틱같은 재료들로부터 통상적으로 형성된다. 이러한 재료들은 폴리이미드들 및 실리콘들을 포함한다. 그러나, 이러한 재료를 스트레스 버퍼층들로서 사용하면, 재료들의 비용과, 재료들을 인가하기 위해 필요한 추가적인 처리 단계들 면에서 불리하다. 예를 들어, 이 재료를 일단 인가하면, 재료는 노출, 현상, 및 경화같은 추가적인 처리를 필요로한다. 다른 단점은 이러한 처리 단계들을 달성하기 위해 필요한 추가적인 기구들이 요구된다는 것이다.
반도체 디바이스의 패키지화 이전에 최종 처리들 중 하나는 CAPS 에칭이다. CAPS 에칭은 상단 금속층상에 형성된 본드 패드들에 윈도우를 개방하도록 기능한다. 그 다음 다이를 패키지에 연결하는 와이어들은 패키지화 동작동안 이러한 본드 패드들에서 다이에 부착된다. 와이어들이 다이에 연결된 이후, 다이는 일반적으로, 주조 혼합물에서 갭슐화된다.
본드 패드들은 일반적으로 통상의 리소그라피 기술들을 사용하여 CAPS 층을 에칭함으로써 노출된다. 이것은 먼저 CAPS 층위에 레지스트를 인가하는 것을 관련시킨다. 레지스트는 그 뒤 노출되고 현상된다. CAPS 층위에 레지스트 마스크가 일단 형성되면, CAPS층은 본드 패드들에 대한 엑세스를 제공하기 위해 에칭된다.
매우 최근까지, 레지스트들은 이들이 쉽게 습기를 흡수하는 흡습성의 특성을 가지고 있다. 또한, 패키지화하기 전에 다이상에 남아있는 어떤 레지스트는 결함으로써 다이를 거부하는 원인으로 생각되었다. 결국, 에칭이 일단 완료되면, 레지스트는 벗겨내기에 의해 반도체 디바이스로부터 제거된다. 레지스트가 제거되면, 다이는 주조 혼합물을 사용하여 패키지에 부착된다.
발명의 요약
반도체 디바이스는 상단층 및 버퍼층을 포함하며, 버퍼층은 레지스트를 포함한다. 일 실시예에서는, 패시베이션층은 상단층과 버퍼층 사이에 배치된다. 상단층은 상단 금속층이될 수 있다. 버퍼층은 레지스트를 포함하고, 바람직하게는 포토-한정가능 및 순응성 레지스트(photo-definable and compliant resist)이다. 버퍼층과 패시베이션층은 바람직하게는 상단 층상에 배치된 본드 패드를 노출시키는 적어도 하나의 윈도우를 한정한다.
현재 리소그라피와 함께 사용되는 많은 레지스트들, 예를 들어 X-레이 및 E-빔 리소그라피에서 사용되는 레지스트들을 본 발명에서 사용할 수 있다. 레지스트의 바람직한 특성들은, 레지스트가 인접한 층들에 양호한 점착 특성을 가지며, 순응성이며, 반도체 다이에 물리적인 보호를 제공하고, 에칭에 저항력을 가지며, 다이와 다이위에 그 후에 배치된 주조 혼합물 사이에 스트레스를 완화하는 것을 포함한다. 현재 바람직한 레지스트는 산업에서 현재 널리 사용되고 있는 노바락 수지(novalak resin)계 재료와 같은 포토-한정가능 레지스트(photo-definable resist)이다. 리소그라피 목적을 위한 레지스트의 특성들 및/또는 버퍼층으로서의 작용목적을 위한 레지스트 제조의 특성들을 개선하기 위해 레지스트 제조과정에서 첨가물들이 포함될 수 있다.
달리 정의되지 않는다면, 여기에서 사용된 모든 기술 및 과학적 용어들은 본 기술 분야에 통상의 지식을 가진자들에 의해 통상적으로 이해되는 것과 같은 의미를 가진다. 여기에 기술된것과 동일하거나 유사한 방법들 및 재료들이 본 발명의 실행 또는 테스트에 사용될 수 있다하더라도, 바람직한 방법 및 재료들은 아래에 설명된다.
도 1은 본 발명에 따른 반도체 디바이스의 상단 금속층 및 패시베이션층(passivation layer)위에 배치된 버퍼층을 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 버퍼층 12: 상단층
14: 러너들 18: 패시베이션층
20: 본드 패드들 22: 산화물층
도 1을 참조하여, 본 발명에 따른 버퍼층(10)을 설명한다. 버퍼층(10)은 반도체 다이와 패키지 사이에 스트레스 버퍼로써 기능할 수 있다. 또한, 버퍼층(10)은 패키지내에 반도체 다이를 캡슐화하기 위한 주조 혼합물이 배치될 수 있는 개선된 점착 표면으로서 동작할 수 있다. 바람직한 실시예에서, 버퍼층(10)은 레지스트를 사용하여 최종 에칭으로부터 형성된다.
반도체 디바이스의 상단층(12)은 하나 이상의 보호층들에 의해 바람직하게 덮여진다. 버퍼층(10)은 러너들(14;runners), 본드 패드(20), 이런 특징들 사이의 유전체를 갖는 상단 금속층으로서 도시된다. 그러나, 상단층(12)은 다르게 구성될 수 있고 반도체 디바이스의 다른 층이 될 수도 있음을 알 수 있다. 다수의 조정층들이 버퍼층(10)과 상단층(12) 사이에 배치될 수 있다. 예를 들어, 버퍼층(10)은 상단층(12)위에 직접형성될 수 있다. 그러나, 현재의 바람직한 실시예에서는, 버퍼층(10)은 패시베이션층(18)위에 형성된다.
버퍼층(10)은 또한, 특정 유형의 레지스트에 한정되지 않는다. 리소그라피와 함께 사용된 어떤 레지스트라도, 예를 들어, x-레이 및 e-빔 리소그라피에서 사용된 레지스트들이 본 발명에서 사용될 수 있다. 그러나 본 발명의 현재의 바람직한 실시예에서, 레지스트는 포토-한정가능 레지스트이다. 본 발명의 가장 바람직한 실시예에서, 레지스트는 순응성 재료인 노바락 수지계 재료이다. 레지스트의 바람직한 특성들은 인접한 층들에 대한 양호한 점착 특성, 반도체 다이의 물리적인 보호, 에칭에 대한 저항력 및 다이와 이 다이위에 연속하여 배치된 주조 혼합물 사이에 스트레스 경감의 제공같은 특성들을 포함한다. 버퍼층은 상술한 특성들이 충분히 유지되는 한, 레지스트에 부가하여 다른 재료들을 포함할 수 있다. 리소그라피 목적을 위해 레지스트의 특성을 개선하기 위한 레지스트 제조 과정에 첨가물들이 포함되는 것은 공지되어 있다. 첨가물들은 본 발명에 따른 버퍼층으로서 동작할 목적으로 레지스트 제조 과정의 특성을 개선하도록 포함될 수도 있다. 예를 들어, 이러한 첨가물들은 점착력 증진물(promoter), 포토액티브 증진물, 에칭 저항력을 증진하는 재료들 및 버퍼층으로서 제조 과정의 특성을 개선하는 재료들을 포함한다. 그와 같은 어떤 첨가물들이라도 리소그라피 및 에칭 처리에 실질적으로 방해되어서는 안된다.
버퍼층(10)은 또한, 특정 두께에 한정되지 않는다. 두께는 실행될 리소그라피에 따라 변하고 디바이스의 특징 및 레지스트의 특징에 필요한 버퍼층의 두께에 따라 변한다. 일반적으로, 레지스트층들이 두께우면 두께울수록 처리 시간이 더 필요하고, 제품 처리량이 고려대상이 될 수 있다. 그러나, 현재 리소그래피 방법에 사용되는 레지스트층들의 두께는 0.5마이크론 내지 약 8 마이크론이고, 바람직하게는 2 마이크론이다. 레지스트는 공지된 방법에 의해 인가될 수 있고, 바람직하게는 상단층 또는 패시베이션층 위에서 회전된다.
반도체 디바이스의 상단층(12)은 통상적으로, 유전체에 의해 둘러싸인 러너들(14) 및 본드 패드(20)과 같은 금속 특징부를 포함한다. 상단층(12)은 물결모양(damascene) 처리 및 2중 물결모양 처리같은 방법을 포함하는 임의의 적절한 방법에 의해 형성될 수 있다. 상단층은 중계 유전층(26)위에 일반적으로 제공되며, 참조번호 30으로 표시된 디바이스의 하나 이상의 다른 층들위에 일반적으로 형성된다.
본 발명의 바람직한 실시예에서, 패시베이션층(18)은 상단층(12)위에 산화물층(22)을 포함한다. 산화물층(22)은 상단층(12)의 특징부 사이의 공간을 충진시킨다. 대안으로는, 분리된 유전체 침착 단계가 사용되어, 패시베이션 산화물층(22)의침착전에 상단층(12)을 완료한다.
러너들(14)같은 특징부가 예를 들어, 구리, 텅스텐 또는 알루미늄같은 전기적으로 도전성이 있는 재료들로 통상적으로 구성되더라도, 본 발명은 이러한 관점에 제한되지 않는다. 패시베이션층(18)은 상단층(12)에 형성되는 임의의 특징부 위에 형성될 수 있다. 반도체 산업에서, 상단층(12)에 배치된 전형적인 특징부들은 러너들(14) 및 본드 패드들(20)이다. 본 발명은 또한, 그 위에 침착될 패시베이션층(18)을 갖는 상단층(12)상의 특징부의 크기 및 형태에 제한되지 않는다.
패시베이션층(18)은 많은 기능들을 수행할 수 있다. 이러한 기능들은 습기, 이온의 이동 및 상단층(12)에 도달하는 복사를 방지하기 위한 장벽으로써 동작하지만, 이에 한정되지는 않으며, 상단 금속층(12)에 기계적인 보호를 제공할 수 있다. 이러한 특징들을 갖는 패시베이션층(18)은 많은 다양한 종류의 재료들, 예를 들어 유전체로부터 형성될 수 있음을 본 기술 분야에서는 공지되어 있고, 본 발명은 특정 재료 또는 재료들의 조합에 한정되지 않는다.
현재 바람직한 패시베이션층(18)은 산화물층(22)을 포함한다. 패시베이션층(18)이 산화 알루미늄 같은 다른 산화물로부터 형성될 수 있더라도, 현재의 바람직한 패시베이션층(18)은 산화 실리콘층을 포함한다. 가장 바람직하게는, 패시베이션층(18)의 산화물층(22)은 산화 실리콘, 특히 실리콘 디옥사이드(SiO2)로부터 형성된다. 실리콘 디옥사이드로부터 형성된 산화물층(22)을 갖는 장점은 실리콘 디옥사이드가 순응성이되는 경향이 있다는 것이다. 이 방식에서, 산화물층(22)은 산화물층(22)에 전송되어지는 힘에 의해 유발되는 레지스트 변형이 일으킬 수 있고, 그렇지 않으면, 산화물층(22)에 크랙크 및/또는 반도체 디바이스의 아래놓여진 상단층(12)을 손상시킬 수 있다.
패시베이션층(18)은 단일층이될 수 있고, 또는 2개 이상의 서브층들을 포함할 수 있다. 예를 들어, 산화물층(22)위에 배치된 다른 층들이 될 수 있다. 현재의 바람직한 실시예에서, 질화물층(24)은 산화물층(22)위에 배치된다. 질화물층(24)은 바람직하게는 실리콘 질화물으로부터 형성된다. 실리콘 질화물이 부서지기 쉬운 경향이 있더라도, 실리콘 질화물로부터 질화물층(24)을 형성하는 것은 습기, 이온의 이동 및 복사 저항 장벽을 제공하는 장점을 갖는다. 패시베이션층(18)은 먼저 질화물층으로 형성될 수도 있고, 그 뒤, 질화물 위에 산화물층이 형성될 수 있다. 추가의 질화물층은 질화물-산화물-질화물 구조를 형성하도록 산화물층 위에 침착될 수 있다. 다른 대안으로는 산화물-질화물-산화물 구조를 가질 수 있다.
산화물층(22)은 상단층(12)위에 유전체 재료의 층을 침착하는 임의의 처리를 사용하여 형성될 수 있다. 그러나, 산화물층(22)은 바람직하게는 고밀도 플라즈마 화학적 증기 증착법(HDP CVD) 처리를 사용하여 형성된다. 유리하게는, HDP CVD 처리를 사용함으로써, 반도체 디바이스의 상단층(12)내의 인접한 특징부들 사이의 갭들, 예를 들어 러너들(14)은 빈공간을 형성하지 않고 충진될 수 있다.
상단층(12)상에 산화물층(22)을 침착하는 것은 특정 두께에 제한되지 않는다. 그러나, 본 발명의 바람직한 실시예에서, 산화물층(22)은 적어도 상단층(12) 상에 배치된 러너들(14)의 높이보다 큰 두께로 인가된다. 러너들(14)보다 높은 높이의 재료를 인가하는 것은 러너들(20)에 더 양호한 기계적인 보호를 제공한다. 예를 들어, 질화물층(24)이 산화물층(22) 위에 제공되고, 크래크가 질화물층(24)을 통해 전파되는 경우, 크래크는 러너들(14)보다 높은 높이에서 종료하게 된다. 따라서, 크래크에 의해 생성된 스트레스의 기울기는 러너들(14)의 레벨 위로 유지된다.
보호 패키지는 일반적으로 반도체 디바이스 위에 형성된다. 패키지는 반도체 디바이스를 보호하는 임의의 적절한 패키지가 될 수 있다. 패키지는 버퍼층(10) 위의 스페이스(30)에 제공된 주조 혼합물이 될 수 있다. 주조 혼합물은 버퍼층(10)위에 직접 인가될 수 있고, 바람직하게는 종래의 플라스틱 패키지처러 버퍼층(10)에 부착된다. 이 패키지는 유리 또는 세라믹같은 본 기술 분야에 공지된 다른 패키지 구조로 대체될 수 있다. 본 기술 분야에 공지된 바와 같이, 패키지를 형성하기 전에, 에칭에 의해 형성된 윈도우(34)의 본드 패드(20)에 접촉부(도시 하지 않음)가 부착될 수 있다.
본 발명의 제 2 실시예에 따라, 반도체 디바이스의 상단층 위에 스트레스 장벽층을 형성하는 방법이 개시된다. 이 방법은 상단 금속층 같은 상단층(12)위에 분리층으로서 레지스트를 인가하는 단계를 포함한다. 레지스트는 스트레스 장멱층으로서 기능하고, 상단층(12)위에 직접 형성될 수 있거나, 레지스트와 상단층(12) 사이에 중계층들 위에 형성될 수 있다. 본 발명의 현재 바람직한 실시예에서, 중계층들은 앞서 설명한바와 같은 패시베이션층(18)이다.
본 발명의 가장 바람직한 실시예에서, 레지스트는 CAPS 에칭 처리동안 사용된 레지스트 마스크이다. 이 방식에서, CAPS 에칭 처리동안 이전에는 항상 발생하는, 에칭 처리 이후의 레지스트 마스크를 벗겨내는 대신, 레지스트 마스크가 유지된다. 그러므로, 본 발명의 현재의 바람직한 실시예에 따른 수정된 CAPS 에칭은 반도체 디바이스 상에 레지스트를 인가하는 단계, 레지스트를 노출하고 현상시키는 단계 및 본드 패드들(20)에 윈도우(34)를 개방하기 위해 상단 금속층 위에 상기 층을 에칭하는 단계를 포함한다.
이 처리동안, 레지스트 마스크는 에칭 처리동안 통상적으로 두께가 감소된다. 그러나, 에칭 처리는 레지스트 마스크의 표면 상에 피트들(pits)같은 거친 특징부를 도입하게된다. 이러한 거친 특징부들은 주조 혼합물이 레지스트 마스크에 더 양호하게 부착되도록 한다.
본 발명의 대안의 실시예에서, 레지스트 마스크의 레지스트는 에칭이후 벗겨진다. 추가 레지스트는 연속적으로 재인가(reapplied), 노출 및 제 2 레지스트 마스크를 형성하도록 현상된다. 이 제 2 레지스트 마스크는 에칭되지 않으므로, 에칭된 레지스트 마스크보다 더 두께운 버퍼층을 제공할 수 있다.
본 발명의 다른 대체 실시예에서, 레지스트 마스크는 에칭이후 제거되지 않는다. 그러나, 제 2 레지스트 마스크는 제 1 레지스트 마스크위에 인가된다. 이것은 레지스트를 재인가하는 단계와, 레지스트를 노출시키는 단계 및 제 2 마스크를 형성하기 위해 레지스트를 현상시키는 단계를 포함한다. 이 처리는 에칭된 레지스트 마스크 하나 보다는 더 두께운 장벽을 제공할 수 있다. 추가적으로, 유리하게는, 벗겨내는 처리(stripping process)가 소거될 수 있다. 본 발명의 바람직한 다른 실시예에서, 레지스트 마스크를 유지하기 위한 솔벤트들이 제거되고, 레지스트 마스크내의 크로스-링크들(cross-links)이 형성된다. 남아 있는 솔벤트들을 제거하고 레지스트 마스크내에 크로스-링크들을 형성하는 어떤 처리가 본 발명에서 사용할 수 있더라도, 현재 바람직한 처리는 레지스트를 베이킹(bake)하는 것이다.
본 발명의 바람직한 실시예에서, 베이킹 온도는 반도체 디바이스를 손상시키지 않도록 한정된다. 본 발명의 가장 바람직한 실시예에서, 온도는 땝납을 다시녹이는 온도에 대략 대응하는 약 260℃로 한정된다.
본 발명의 대체 실시예에서, 상단 층으로서 레지스트 마스크는 플립 칩의 대향하는 반쪽들(halves)사이의 층으로서 사용될 수 있다. 이 층은 2개의 반쪽들사이에 용이하게 부착하도록 기능할 수 있다. 또한, 이 층은 2개의 반쪽들 사이에 스트레스 버퍼로서 기능할 수 있다.
본원에 개시된 실예들 및 실시예들은 설명적인 목적을 위한 것이며, 다양한 수정 또는 가벼운 변경이 본 기술 분야에 숙련된 자들에게는 제안될 수 있으며, 본 출원의 정신 및 범위내에서 포함된다는 것은 자명하다. 본 발명은 본 발명의 정신 또는 필수적인 특성을 벗어나지 않는 다른 특정 형태를 취할 수 있다.
Claims (22)
- 상단층, 및상기 상단층 위에 배치된 버퍼층을 포함하며,상기 버퍼층은 레지스트를 포함하는, 반도체 디바이스.
- 제 1 항에 있어서,상기 버퍼층가 적어도 하나의 윈도우를 한정하며, 상기 윈도우가 상기 상단층 상에 배치된 본드 패드를 노출시키는, 반도체 디바이스.
- 제 1 항에 있어서,상기 레지스트가 포토-한정가능 레지스트(photo-definable resist)인, 반도체 디바이스.
- 제 3 항에 있어서,상기 레지스트가 순응성인, 반도체 디바이스.
- 제 3 항에 있어서,상기 레지스트가 노바락 수지계 재료(novalak resin based material)인, 반도체 디바이스.
- 제 1 항에 있어서,상기 상단층과 상기 버퍼층 사이에 배치된 패시베이션층을 더 포함하는, 반도체 디바이스.
- 제 6 항에 있어서,상기 패시베이션층은 실리콘 산화물층 및 실리콘 질화물층을 포함하는, 반도체 디바이스.
- 제 6 항에 있어서,상기 버퍼층 및 상기 패시베이션층은 적어도 하나의 윈도우를 한정하며, 상기 윈도우는 상기 상단층 상에 배치된 본드 패드를 노출시키는, 반도체 디바이스.
- 상단층,상기 상단층 위에 배치된 패시베이션층, 및상기 패시베이션층 위에 침착된 버퍼층을 포함하며,상기 버퍼층은 레지스트를 포함하고, 상기 버퍼층 및 상기 패시베이션층은 적어도 하나의 윈도우를 한정하고, 상기 윈도우는 상기 상단층 상에 배치된 본드 패드를 노출시키는, 반도체 디바이스.
- 상단층을 갖는 반도체 다이,상기 상단층 위에 배치되고 레지스트를 포함하는 점착층, 및패키지를 포함하며,상기 점착층은 상기 패키지에 부착된, 반도체 디바이스.
- 제 10 항에 있어서,상기 상단층과 상기 점착층 사이에 배치된 패시베이션층을 더 포함하는, 반도체 디바이스.
- 제 11 항에 있어서,상기 패시베이션층은 실리콘 산화물층과 실리콘 질화물층을 포함하는, 반도체 디바이스.
- 제 10 항에 있어서,상기 점착층은 적어도 하나의 윈도우를 포함하며, 상기 윈도우는 상기 상단층 상에 배치된 본드 패드를 노출시키는, 반도체 디바이스.
- 제 10 항에 있어서,상기 레지스트가 포토-한정가능 레지스트인, 반도체 디바이스.
- 제 14 항에 있어서,상기 레지스트가 순응성인, 반도체 디바이스.
- 제 14 항에 있어서,상기 레지스트가 노바락 수지계 재료인, 반도체 디바이스.
- a) 상단층을 갖는 반도체 다이를 형성하는 단계,b) 상기 상단층 위에 버퍼층을 인가하는 단계로서, 상기 버퍼층을 레지스트를 포함하는, 상기 인가 단계, 및c) 상기 버퍼층 위에 패키지층을 인가하는 단계를 포함하는, 반도체 디바이스 제조 방법.
- 제 17 항에 있어서,상기 버퍼층 인가 단계(b)이후, 및 상기 패키지층 인가 단계(c)이전에, 상기 레지스트에 개구들을 한정하기 위해 상기 버퍼층의 레지스트를 노출하고 현상하는 단계들을 실행하는, 반도체 디바이스 제조 방법.
- 제 17 항에 있어서,상기 상단층 위에 패시베이션층을 침착하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
- 제 19 항에 있어서,상기 버퍼층의 레지스트를 노출하고 현상하는 단계들 및, 상기 패시베이션층에 개구들을 한정하기 위해 에칭하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
- 제 20 항에 있어서,상기 에칭 단계 이후, 및 상기 패키지층 인가 단계 이전에, 또 다른 레지스트층이 상기 패시베이션층 상에 있는 상기 레지스트층에 인가되는, 반도체 디바이스 제조 방법.
- 제 17 항에 있어서,상기 레지스트는 노바락계 수지인 반도체 디바이스 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52158600A | 2000-03-09 | 2000-03-09 | |
| US09/521586 | 2000-03-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010088439A true KR20010088439A (ko) | 2001-09-26 |
Family
ID=24077294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010011699A KR20010088439A (ko) | 2000-03-09 | 2001-03-07 | 버퍼층으로서 레지스트를 갖는 반도체 디바이스 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001284499A (ko) |
| KR (1) | KR20010088439A (ko) |
| GB (1) | GB2366078A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8844826B2 (en) | 2006-07-10 | 2014-09-30 | Nxp B.V. | Integrated circuit transponder, method of producing an integrated circuit and method of producing a transponder |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850417B2 (ja) * | 1979-07-31 | 1983-11-10 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS59191353A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 多層配線構造を有する電子装置 |
| JPH0652732B2 (ja) * | 1985-08-14 | 1994-07-06 | 三菱電機株式会社 | パツシベ−シヨン膜の形成方法 |
| NL8601041A (nl) * | 1986-04-23 | 1987-11-16 | Philips Nv | Werkwijze voor het vervaardigen van een inrichting en inrichting vervaardigd met de werkwijze. |
| EP0275588B1 (en) * | 1986-12-19 | 1993-11-10 | Koninklijke Philips Electronics N.V. | Method of fabricating a semiconductor device with reduced packaging stress |
| US5286679A (en) * | 1993-03-18 | 1994-02-15 | Micron Technology, Inc. | Method for attaching a semiconductor die to a leadframe using a patterned adhesive layer |
-
2001
- 2001-03-02 JP JP2001058125A patent/JP2001284499A/ja active Pending
- 2001-03-07 KR KR1020010011699A patent/KR20010088439A/ko not_active Application Discontinuation
- 2001-03-09 GB GB0105919A patent/GB2366078A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB2366078A (en) | 2002-02-27 |
| GB0105919D0 (en) | 2001-04-25 |
| JP2001284499A (ja) | 2001-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0026967B1 (en) | A method of manufacturing a semiconductor device using a thermosetting resin film | |
| US9793106B2 (en) | Reliability improvement of polymer-based capacitors by moisture barrier | |
| JPH04142069A (ja) | 半導体装置 | |
| US6475895B1 (en) | Semiconductor device having a passivation layer and method for its fabrication | |
| US6660624B2 (en) | Method for reducing fluorine induced defects on a bonding pad surface | |
| JP2925960B2 (ja) | 半導体装置の製造方法 | |
| KR20010088439A (ko) | 버퍼층으로서 레지스트를 갖는 반도체 디바이스 | |
| US6660661B1 (en) | Integrated circuit with improved RC delay | |
| JP2003142521A (ja) | 半導体装置およびその製造方法 | |
| JP2649157B2 (ja) | 半導体装置 | |
| KR100241520B1 (ko) | 반도체 소자 제조방법 | |
| JPH07326709A (ja) | マルチチップ半導体パッケージ及びその製造方法 | |
| TW457628B (en) | Air gap formation for high speed IC processing | |
| JPH1197436A (ja) | 半導体集積回路のパッシベーション層形成方法 | |
| JP2727605B2 (ja) | 半導体装置及びその製造方法 | |
| JPS62256457A (ja) | 半導体装置 | |
| KR100583619B1 (ko) | 반도체 소자 제조 방법 | |
| JPH05190689A (ja) | 多層配線形成法 | |
| KR0161854B1 (ko) | 반도체 소자의 보호막 형성방법 | |
| KR100265360B1 (ko) | 반도체장치의보호막형성방법 | |
| KR20050052175A (ko) | 반도체 소자의 보호막 형성 방법 | |
| JPH0329308B2 (ko) | ||
| JPH09181101A (ja) | 半導体装置の製造方法 | |
| KR19990043688A (ko) | 반도체 장치의 페시베이션막 제조 방법 | |
| JPH0729976A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |