KR20010084592A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법을 개시한다. 이에 의하면, 셀프얼라인먼트콘택(self alignment contact) 공정을 이용한 패드 콘택에 있어서, 실리콘기판의 액티브영역 상에 게이트산화막을 형성하고 게이트산화막의 일부분 상에 게이트전극과 그 위의 질화막의 마스크를 두껍게 형성한다. 이후, 스페이서를 위한 질화막을 실리콘기판의 전면에 적층하고 그 위에 층간절연막을 적층하고 셀프얼라인먼트콘택의 부분의 층간절연막을 식각하고 질화막을 이방성 건식 식각하여 게이트전극의 측벽에 스페이서를 형성함과 아울러 게이트전극 상에 돔 형상의 마스크를 형성한다.
따라서, 본 발명은 돔 형상의 마스크의 상부면 면적을 확대함으로써 패드의 상부면 면적을 확대하고 나아가 패드에 콘택하기 위한 후속 포토공정에서의 부정합 방지를 위한 마진 확대를 이룬다. 또한, 스페이서의 형성을 위한 건식 식각공정에 의해서 한번만 실리콘기판의 표면을 노출시키므로 실리콘기판의 표면 손상이 감소하고 나아가 리프레쉬 및 샐로우 정션 특성이 향상된다.

Description

반도체소자의 제조방법{method for manufacturing semiconductor devices}
본 발명은 반도체소자 제조방법에 관한 것으로, 보다 상세하게는 셀프얼라인먼트콘택(self alignment contact) 공정을 이용한 패드 콘택에 있어서, 실리콘기판의 표면 손상을 억제하고 아울러 사진공정에서의 부정합 방지를 위한 마진을 확대하도록 한 반도체소자 제조방법에 관한 것이다.
일반적으로, 메모리소자의 단위 셀이 고집적화함에 따라 단위 셀이 차지하는 면적이 줄어드는데 이는 콘택의 부정합 방지를 위한 마진의 부족과, 깁고 작은 콘택의 형성을 위한 건식 식각공정의 어려움을 가져온다. 그래서, 최근에는 다결정실리콘 재질의 패드를 메모리소자의 제조공정에 적용하는 방법이 도입하기 시작하였으나 메모리소자의 집적도가 더욱 높아지면서 다결정실리콘층의 패드를 형성하기 위한 식각공정에서 이웃한 패드들이 연결되는 브리지(bridge) 현상을 방지할 마진이 거의 없다.
최근에는 SAC(self alignment contact) 공정을 이용하여 콘택홀을 형성한 후 콘택홀에 다결정실리콘층의 패드를 채워넣는 방법으로 패드를 형성하여 왔다. SAC의 형성을 위한 식각공정을 사용함에 있어서, 콘택할 부분의 층간절연막을 완전히 식각하지 못하여 콘택홀이 오픈되지 못하거나, 이웃한 게이트전극들의 전기적 단락을 유발하는 이들 게이트전극들 사이의 층간절연막이 불량해지는 문제점이 해소되지 않고 있다. 이러한 이유로, SAC의 형성을 위한 식각공정이 연구 단계에서는 양호한 결과를 나타내나 수율 저하의 문제 때문에 메모리소자의 양산에 악영향을 미쳐 왔다.
그런데, SAC용 패드를 형성하기 위해 마스크로 사용하는 감광막이 손상되는 것을 방지하기 위해서는 패드의 CD(critical dimension)가 210nm 정도로 제약을 받는 실정에 있다. 패드 사이즈가 210nm 이하로 작아지면, SAC의 형성을 위한 식각공정에서 콘택홀의 오픈 불량을 해소되지 않는다. 뿐만 아니라 패드 상에 후속의 콘택을 접촉할 때 포토공정에서의 부정합을 방지하기 위한 마진이 축소되는데 이는 패드 공정의 장점인 포토공정에서의 부정합을 방지하기 위한 마진의 확보를 사실상 어렵게 만든다. 반면에, 패드의 CD가 210nm 이상으로 커지면, SAC의 형성을 위한 식각공정 및 세정공정에서 이웃한 패드들의 전기적으로 연결되어 버리는 브리지 현상이 발생하기 쉬우므로 더 이상 메모리소자의 생산에 적용하기 곤란해진다.
한편, SAC의 형성을 위한 식각공정에서 콘택홀의 오픈을 보장하기 위해 DC(direct contact) 또는 BC(buried contact)이 혼합된 형태로 SAC의 형성을 위한 식각공정에 대한 방법들이 제안되고 있다.
이러한 기존의 SAC 형성방법은 도 1에 도시된 바와 같이, 먼저, 실리콘기판(10)의 액티브영역을 아이솔레이션하기 위해 실리콘기판(10)의 필드영역에 절연막의 아이솔레이션층(11)을 형성하고, 실리콘기판(10)의 액티브영역에 게이트산화막(13)을 적층한다. 이어서, 게이트산화막(13)의 일부 영역 상에 게이트전극(15)과 그 위의 동일 패턴의 하드 마스크(도시 안됨)을 형성한다. 물론, 아이솔레이션층(11) 상에도 이웃한 액티브영역(도시 안됨)의 게이트전극(15)이 함께 형성된다. 게이트전극(15)은 하층의 다결정실리콘층(151)과 상층의 텅스텐 실리사이드층(153)으로 이루어진다. 그런 다음, 게이트전극(15)을 마스크로 이용하여 소오스/드레인영역(도시 안됨)을 위한 이온주입을 실시한다. 도 2에 도시된 바와 같이, 게이트전극(15)의 형성이 완료되고 나면, 상기 결과 구조의 실리콘기판(10) 상에 스페이서를 위한 질화막을 적층하고 나서 이를 이방성 식각하여 게이트전극(15)의 양측벽에 스페이서(17)를 형성한다. 도 3에 도시된 바와 같이, 스페이서(17)의 형성이 완료되고 나면, 질화막 재질의 식각 중단막(19)을 상기 결과 구조의 실리콘기판(10) 상에 적층하고 그 위에 층간절연막(21)을 적층하고 화학기계연마(chemical mechanical polishing) 공정에 의해 표면 평탄화시킨다. 도 4에도시된 바와 같이, 층간절연막(21)의 표면 평탄화가 완료되고 나면, 후속의 공정에서 형성할 패드의 하측부보다 상측부의 사이즈를 증가시키기 위해 사진공정을 이용하여 SAC을 위한 부분의 층간절연막(21)을 건식식각한다. 이때, 게이트전극(15)의 중앙 상측부에 층간절연막(21)의 일부가 남는다. 그리고 나서, 남은 층간절연막(21)을 마스크로 이용하여 식각 중단막(19)의 노출된 부분을 건식식각하여 콘택할 부분의 소오스/드레인영역을 노출시킨다. 도 5에 도시된 바와 같이, 상기 결과 구조의 실리콘기판(10) 상에 패드(23)를 위한 다결정실리콘층을 두껍게 적층하고 CMP공정 또는 에치백공정을 이용하여 다결정실리콘층을 연마하여 식각 중단막(19)에 평탄화시킨다. 따라서, 각각의 패드들(23)이 분리된다.
그러나, 종래의 방법은 건식 식각에 의한 콘택홀의 오픈을 보장하지만 사진공정에서의 부정합 방지를 위한 마진을 줄이는 문제점을 갖고 있으므로 향후의 고집적 메모리소자를 위해서는 사진공정에서의 부정합 방지를 위한 마진을 확보하는 것이 필수적이다. 이와 아울러, 실리콘기판이 2번의 건식식각 즉, 스페이서의 형성을 위한 건식식각과, 패드를 위한 다결정실리콘층의 적층 전에 식각 중단막의 제거를 위한 건식식각에 의해 심한 손상을 받으므로 소자의 리프레쉬(refresh) 및 샐로우 정션 특성이 악화된다
따라서, 본 발명의 목적은 패드의 상부 면적을 확대하여 패드와 콘택을 위한 사진공정에서의 부정합 방지를 위한 마진을 확보하도록 한 반도체소자의 제조방법을 제공하는데 있다.
또한 본 발명의 다른 목적은 건식식각으로 인한 실리콘기판의 손상을 줄여소자의 특성을 향상시키도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1 내지 도 6은 종래 기술에 의한 반도체소자의 제조방법을 나타낸 공정도.
도 7 내지 도 9는 본 발명에 의한 반도체소자의 제조방법을 나타내 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
실리콘기판의 액티브영역 상에 게이트전극들을 형성하는 단계;
상기 실리콘기판 상에 스페이서를 위한 절연막을 적층하는 단계;
상기 절연막 상에 층간절연막을 적층하고 상기 절연막을 식각 중단막으로 이용하여 상기 액티브영역의 층간절연막을 그 아래의 상기 절연막이 노출될 때까지 선택적으로 식각하는 단계;
상기 노출된 절연막을 이방성 건식식각하여 상기 게이트전극들의 측벽에 스페이서를 형성함과 아울러 상기 액티브영역의 표면을 각각 노출시키는 단계; 그리고
상기 노출된 액티브영역의 표면 상에 각각의 분리된 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 패드의 상측부 사이즈를 증가시키기 위해 상기 게이트전극 상에 질화막 재질의 하드 마스크층을 형성하고 상기 스페이서를 형성할 때 상기 하드 마스크층을 상측으로 볼록한 돔형으로 형성할 수 있다. 또한, 상기 하드 마스크층을 예를 들어 1200∼2500Å의 두께로 형성할 수 있다.
따라서, 본 발명은 스페이서를 형성하는 건식식각을 한번만 실시하여 실리콘기판의 표면 손상을 줄이고 나아가 리프레쉬 및 샐로우 정션 특성을 향상시킨다. 또한, 스페이서를 형성하면서 게이트전극의 마스크층을 돔형으로 형성하여 그 표면적을 확대함으로써 패드의 상측부 사이즈를 확대할 수 있다.
이하, 본 발명에 의한 반도체소자 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 6 내지 도 9는 본 발명에 의한 반도체소자의 제조방법을 나타낸 공정도이다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 6에 도시된 바와 같이, 먼저, 실리콘기판(10)의 액티브영역을 아이솔레이션하기 위해 실리콘기판(10)의 필드영역에 절연막의 아이솔레이션층(11)을 형성하고, 실리콘기판(10)의 액티브영역에 게이트산화막(13)을 적층한다. 이어서, 게이트산화막(13)의 일부 영역 상에 게이트전극(15)과 그 위의 하드 마스크(30)를 형성한다. 물론, 아이솔레이션층(11) 상에도 이웃한 액티브영역(도시 안됨)의 게이트전극이 함께 형성된다. 게이트전극(15)은 하층의 다결정실리콘층(151)과 상층의 텅스텐 실리사이드층(153)으로 이루어지고, 다결정실리콘층(151) 만으로 이루어지는 것도 가능하다. 하드 마스크(30)는 나중에 언급할 후속 공정에서 스페이서를 형성할 때 가장자리부에서 중앙부로 갈수록 볼록한 돔 형상으로 만들어 패드의 상측부 사이즈를 확대하기 위한 것으로 두꺼운 질화막(31) 만으로 이루어질 수 있고, 또한 하층의 질화막(31)과 상층의 고온산화막(33)으로 이루어질 수 있다.
여기서, 다결정실리콘층(151)은 700∼1200Å의 두께로, 텅스텐 실리사이드층(153)은 1000∼1500Å의 두께로, 질화막(31)은 1200∼2500Å의 두께로, 고온산화막(33)은 300∼800Å의 두께로 이루어진다.
도 7에 도시된 바와 같이, 게이트전극(15)의 및 하드 마스크(30)의 패턴이형성되고 나면, 상기 결과 구조의 실리콘기판(10) 상에 스페이서를 위한 질화막(40)을 예를 들어 500∼800Å의 두께로 적층한다. 이후, 도면에 도시되지 않았으나 메모리셀 부분을 제외한 주변부의 N형 모스 트랜지스터의 게이트전극 측벽에 질화막의 스페이서를 형성하고 사진공정을 이용하여 소오스/드레인을 위한 불순물 N형 불순물을 이온주입하고 나서 P형 모스 트랜지스터의 게이트전극 측벽에 질화막의 스페이서를 형성하고 사진공정을 이용하여 소오스/드레인을 위한 N형 불순물을 이온주입한다. 물론, N형과 P형 모스 트랜지스터에 대한 이들 공정의 순서가 바뀌어도 무방하다. 그런 다음, 상기 결과 구조의 실리콘기판(10) 상에 상기 게이트전극들(15) 사이의 빈 공간을 채울 정도의 두꺼운 두께로, 예를 들어 산화막을 적층하고 나서 화학기계연마공정에 의해 층간절연막(50)의 표면을 평탄화한다.
도 8에 도시된 바와 같이, 층간절연막(50)의 표면이 평탄화되고 나면, 후속의 공정에서 형성할 패드의 하측부보다 상측부의 사이즈를 증가시키기 위해 사진식각공정을 이용하여 SAC을 위한 부분의 층간절연막(50)을 그 아래의 질화막(40)이 노출될 때까지 건식 식각한다. 그리고 나서, 남은 층간절연막(50)을 마스크로 이용하여 질화막(40)의 노출된 부분을 이방성 식각 특성의 건식 식각으로 처리하여 게이트전극(15)의 측벽에 스페이서(41)를 형성한다. 이때, 마스크(30)의 고온산화막(33)이 제거되고 그 아래의 질화막(31)의 가장자리부가 손상되므로 질화막(31)이 상부면의 가장자리부로부터 중앙부로 갈수록 볼록해지는 돔 형상의 질화막(43)으로 변형된다. 이는 질화막(40)의 상부면 면적을 확대시키고 나아가 그 위에 형성될 패드의 상부면 사이즈를 확대시키는 역할을 한다. 한편, 이방성 건식식각을 다결정실리콘층의 선택 식각비가 높은 조건에서 실시함으로써 스페이서(41)의 상측부가 질화막(43)의 중간부분에 걸쳐진다.
여기서, 실리콘기판(10)의 표면이 종래처럼 2번 건식 식각에 의해 2번 노출됨으로써 손상을 많이 받지 않고 스페이서(41)의 형성을 위한 한 번의 건식 식각에 의해서만 노출되므로 적은 손상을 받는다. 이는 소자의 리프레쉬 및 샐로우 정션 특성을 향상시킨다.
도 9에 도시된 바와 같이, 스페이서(41)가 형성되고 나면, 패드 콘택의 저항을 저감시키기 위해 노출된 실리콘기판(10)의 영역에 불순물을 고농도로 이온주입하여 플러그(도시 안됨)를 형성한 후 상기 결과 구조의 실리콘기판(10) 상에 패드를 위한 다결정실리콘층을 게이트전극(15) 사이의 빈 공간을 채울 정도의 두꺼운 두께로 적층하고 이를 에치백이나 CMP에 의해 연마하여 다결정실리콘 재질의 패드(60)를 각각 분리한다.
따라서, 패드(60)의 상측부 사이즈가 확대되므로 패드(60) 상에 형성할 콘택을 형성하기 위해 후속의 사진공정을 실시할 때 부정합 방지를 위한 마진의 확대가 가능해진다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 셀프얼라인먼트콘택(self alignment contact) 공정을 이용한 패드 콘택에 있어서, 실리콘기판의 액티브영역 상에 게이트산화막을 형성하고 게이트산화막의 일부분 상에 게이트전극과 그 위의질화막의 마스크를 두껍게 형성한다. 이후, 스페이서를 위한 질화막을 실리콘기판의 전면에 적층하고 그 위에 층간절연막을 적층하고 셀프얼라인먼트콘택의 부분의 층간절연막을 식각하고 질화막을 이방성 건식 식각하여 게이트전극의 측벽에 스페이서를 형성함과 아울러 게이트전극 상에 돔 형상의 마스크를 형성한다.
따라서, 본 발명은 돔 형상의 마스크의 상부면 면적을 확대함으로써 패드의 상부면 면적을 확대하고 나아가 패드에 콘택하기 위한 후속 포토공정에서의 부정합 방지를 위한 마진 확대를 이룬다. 또한, 스페이서의 형성을 위한 건식 식각공정에 의해서 한번만 실리콘기판의 표면을 노출시키므로 실리콘기판의 표면 손상이 감소하고 나아가 리프레쉬 및 샐로우 정션 특성이 향상된다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (3)

  1. 실리콘기판의 액티브영역 상에 게이트전극들을 형성하는 단계;
    상기 실리콘기판 상에 스페이서를 위한 절연막을 적층하는 단계;
    상기 절연막 상에 층간절연막을 적층하고 상기 절연막을 식각 중단막으로 이용하여 상기 액티브영역의 층간절연막을 그 아래의 상기 절연막이 노출될 때까지 선택적으로 식각하는 단계;
    상기 노출된 절연막을 건식식각하여 상기 게이트전극들의 측벽에 스페이서를 형성함과 아울러 상기 액티브영역의 표면을 각각 노출시키는 단계; 그리고
    상기 노출된 액티브영역의 표면 상에 각각의 분리된 패드를 형성하는 단계를포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 패드의 상측부 사이즈를 증가시키기 위해 상기 게이트전극 상에 질화막 재질의 하드 마스크층을 형성하고 상기 스페이서를 형성할 때 상기 하드 마스크층을 상측으로 볼록한 돔형으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 마스크층을 1200∼2500Å의 두께를 갖는 질화막으로형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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