KR20010072399A - 도전성 비아를 구비한 가요성 회로 및 그 제조 방법 - Google Patents

도전성 비아를 구비한 가요성 회로 및 그 제조 방법 Download PDF

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KR20010072399A
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윈드시틀데이비드제이.
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스프레이그 로버트 월터
미네소타 마이닝 앤드 매뉴팩춰링 캄파니
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Abstract

가요성 회로는 제1 표면 및 제2 표면을 갖는 가요성의 비 도전성 기판(12)을 포함한다. 제1 전기 도전성 트레이스(18)는 제1 표면 상에 제공되며 제2 전기 도전성 트레이스(20)는 제2 표면 상에 제공된다. 제1 트레이스의 단부로부터 제2 트레이스의 단부까지 기판을 통해 통로(22)가 연장된다. 통로는 제1 측면 내에 형성된 제1 크기의 경사진 개구(26)를 포함하며, 제2 측면 내에 형성된 제1 크기의 제2 경사진 개구(28)와 축선으로 정렬된다. 제1 및 제2 개구는 서로 축선으로 정렬되고 제1 크기보다 더 작은 제2 크기의 구멍에 의해 상호접속된다. 전기 도전성 표면은 제1 트레이스 및 제2 트레이스를 전기적으로 상호연결시키기 위해 통로 상에 제공된다.

Description

도전성 비아를 구비한 가요성 회로 및 그 제조 방법 {A FLEXIBLE CIRCUIT WITH CONDUCTIVE VIAS AND A METHOD OF MAKING}
발명의 배경
본 발명은 일반적으로 가요성 회로에 관한 것이며, 보다 상세하게는 회로 기판의 반대 측면 상의 회로 트레이스를 상호접속하기 위해 제공되는 도전성 비아(conductive vias)에 관한 것이다.
집적회로용 패키지에서 현재 경향은 종래의 와이어 접합(wire bonding) 방법과는 대비되는 테이프 자동 접합(TAB:Tape Automated Bonding) 및 플립 칩 기술 등의 자동화된 형태의 리드 접합을 이용하는 것이다. 이러한 경향은 신뢰성의 개선, 전기 신호 성능의 강화 및 수율의 증가 뿐만 아니라 패키지 내의 증가된 수의 입력 및 출력(I/O)에 대한 요구로부터 초래된다. 이러한 요구를 충족시키기 위해서는, 플립-칩 접합 기술을 이용한 플립-칩 패키지 및 다중 칩 모듈은 종래의 패키지 구성을 교체하기 시작했다.
양면 회로는 일반적으로 평면 절연 재료의 양쪽 측면 상에 도전성 패턴을 형성하고, 도전성 비아에 의해 대향 도전층을 상호접속시킴으로써 제조된다. 일반적으로, 종래의 사진 석판 방법을 포함한 다양한 공정 및 기술이 양면 회로 상에 도전성 회로 패턴을 형성하기 위해 이용된다. 예컨대, 미국 특허 제5,227,008호의 특허 문헌 및 전기 패키지 핸드북에 도전성 회로를 형성하기 위한 사진석판 기술이설명되어 있으며, 상세히 기록되어져 있다. 도전성 층을 분리시키는 절연체 내에 비아를 형성하기 위해 다양한 공지된 방법이 이용된다. 통상의 비아 형성 방법은 기계식 펀칭, 드릴링, 레이저 절제(ablation), 화학(습식) 또는 플라즈마 에칭등을 포함한다. 이러한 방법은 통상적으로 낮은 종횡비의 테이퍼진 벽의 비아 뿐만 아니라 절연 재료의 양쪽 표면과 90°에서 종결되는 직선형의 수직 측벽을 형성하는 데 이용된다. 절연체 내에 비아 구멍이 형성된 이후에, 비아 구멍을 통해 절연체의 한 측면 상에 회로 패턴을 전기 접속하기 위해 추가의 처리 단계가 발생한다. 따라서, 비아는 도전성 연결 도체(conductive feedthroughs) 또는 도전성 관통 구멍으로서 역활한다.
층 사이의 도전성 연결 도체를 위한 개구로서 역활하는 절연체 구멍을 생성하기 위해 전술한 기술과 다수의 다른 방법이 이용될 수 있지만, 이러한 방법은 하나 이상의 제한 요소를 갖는 비아를 발생시킨다. 일반적인 비아 형태와 관련된 제한요소 중 주요 사항은 비아의 형상이다. 고 종횡비를 갖는 통상의 비아 형상은 주변 회로 특성물 내에 응력을 야기시키는 힘의 축적 및 집중을 발생시키고 가속화시키게 된다. 야기된 응력은 금속 도전체의 영구 분열 및 손상을 초래하고 도전체가 절연체로부터 박리되도록 한다. 다수의 종래 방법은 응력 파손 형태를 제거시키고자 노력했다. 이러한 방법들 중 일부는 미국 특허 제5,288,541호에 기술되어져 있거나 참조되어져 있다.
응력 손상을 제거시키기 위한 다수의 방법이 존재하지만, 이를 성공적으로 수행하는 것은 극히 제한적이다. 전술한 바와 같이, 종래의 비아의 응력 발생 및응력 집중성은 비아의 문제 형상으로 인함이다. 종래의 비아 형상은 비아의 형성시에 이용되는 재료의 Z-축 이동의 효과를 성공적으로 경감시키지 못한다. Z-축으로의 이동은 양면 회로 및 비아의 구성에 이용되는 모든 재료에 대해 상당히 다르며, 이러한 재료의 물질적인 특성의 부정합은 응력원으로서, 때때로 회로의 손상을 초래한다.
구리는 비아에서 전기 연결 도체로서 이용되는 가장 통상적인 도전성 금속이다. 구리는 17 ppm/℃의 공지된 열 팽창 계수를 갖는다. 양면 회로의 구성중에, 구리는 임의의 수의 상이한 형태의 절연 재료에 인가될 수 있다(적층되거나, 기상 증착된다). 다수의 통상의 절연 재료는 폴리이미드, FR4, BT 수지 등이다. 폴리이미드는 가요성을 갖거나 강성을 갖는 다수의 상이한 형태의 폴리이미드가 있다는 점에서 일반적인 절연 재료이다. 양면 회로를 구성하기 위해 이용되는 상업상 이용가능한 폴리이미드의 열팽창 계수의 Z-축 수치는 120 내지 140 ppm/℃의 범위를 갖는다. 따라서, 구리와 폴리이미드의 열 팽창 계수의 실질적인 차이는 비아 내부 및 둘레에 특히, 비아 측벽이 절연 재료의 양쪽 표면과 교차하는 90°에서 고 응력을 초래할 수 있다. 이러한 응력은 구리의 인장 응력에 비해 순환적이고 상당히 높은 수치를 갖는다. 응력의 순환성은 구리 내의 인장력이 최대인 지점에서 구리를 가공 경화시키는 작동을 한다. 시간이 경과함에 따라, 종종 비교적 짧은 시간이 경과된 후에, 구리의 인장 강도는 가공 경화로 인해 감소된다. 최종적으로, 구리는 90°각도에서 균열되고 파열되며, 회로는 기계적 및 전기적으로 손상을 입는다.
Z 방향으로의 열 팽창 계수의 부정합이 도전성 비아와 관련된 응력 요인이지만, 다수의 응력 요인이 여전히 존재한다. 이러한 응력의 일부는 금속과 유기 기판 사이의 흡습성 팽창의 차이, 그리고 다중층 회로의 제조, 처리, 또는 취급시에 사용되는 용제, 유기 또는 기타의 것에 의해 초래된 팽창의 차이에 의해 야기된다.
도전성 연결 도체를 구비한 비아를 갖춘 회로 내의 응력의 요인, 및 응력의 효과를 효과적으로 제한하기 위해 도전성 비아를 구비한 종래의 양면 회로양면 회로 이동 및 관련된 응력의 손실 효과에 저항하는 상호접속 비아를 구비한 다중층 회로에 대한 필요성을 발생시켰다.
미국 특허 제5,166,097호에는 실리콘 웨이퍼 다중 칩 모듈에 이용되는 실리콘 웨이퍼 인터포저(interposer)의 도전성 연결 도체를 제조하기 위한 방법이 개시되어져 있다. 연결 도체는 가요성 회로의 중합체 기판보다 실리콘 웨이퍼 기판 내에 존재한다. 도핑처리된 실리콘의 도전성으로 인해, 연결 도체는 금속 배선 이전에 연결 도체 내에 절연 재료 층을 인가함으로써 서로 전기적으로 분리되어야 한다. 중합체 가요성 회로 기판의 고유의 절연 특성은 연결 도체를 전기적으로 고립시킬 필요성을 제거시킨다. 더욱이, 연결 도체는 400:1의 고 종횡비가 달성되도록 배향 의존 에칭(ODE)으로 불리는 이방성 에칭 공정으로 제조된다. 이러한 형태의 이방성 습식 에칭 공정은 고 종횡비를 제공하기 위해 실리콘 웨이퍼의 결정 구조에 따라 달라진다. 중합체 가요성 회로 기판 내의 연결 도체의 습식 에칭은 이방성이나, 중합체 재료는 ODE 에칭 공정으로 달성가능한 종횡비를 허용하지 못한다.
따라서, 고 I/O를 갖는 와이어 접합 분야 및 플립 칩에 적합한 가요성 회로가 필요하다. 더욱이, 경제적이고 신뢰성을 갖는 형태로 증가된 I/O 요구량을 충족하기 위한 가요성 회로를 제조하기 위한 방법에 대한 필요성은 계속해서 요구된다.
발명의 요약
따라서, 본 발명에 따른 일실시예는 회로의 대향하는 도전층을 분리시키는 절연 기판 내에 전기 도전성 비아를 형성하기 위한 장치 및 방법이 제공된다. 도전성 비아는 대향하는 도전층을 연결시키기 위해 연결 도체를 제공하고 하나의 도전층으로부터 다른 도전층으로 전기 신호를 도전시킨다. 이러한 목적에 따라. 가요성 회로는 제1 표면 및 제2 표면을 갖는 가요성의 비 도전성 기판을 포함한다. 제1 전기 도전성 트레이스는 제1 표면 상에 제공되며, 제2 전기 도전성 트레이스는 제2 표면 상에 제공된다. 제1 트레이스로부터 제2 트레이스까지 기판을 통해 통로가 연장된다. 통로는 제1 표면과 제2 표면 사이에서 수렴하는 형상의 모래시계 형상의 측벽을 가지며, 제1 트레이스 및 제2 트레이스를 전기적으로 상호접속시키기 위한 전기 도전성 표면을 포함한다.
본 실시예의 주 잇점은 소정 영역 내의 비아의 수가 I/O의 수가 증가되도록 실질적으로 증가되는 것이다. 구리 상의 응력의 감소는 회로 및 비아의 신뢰성을 강화시키며 수명을 증가시킨다. 또한, 비아 내의 도전성 표면의 보다 균일한 금속배선이 가능해진다.
도면의 간단한 설명
도1은 기판의 양 측면 상의 트레이스를 접속시키는 비아의 실시예를 도시한사시도이다.
도2는 도1의 선2-2를 따라 취한 측면도이다.
도3은 기판의 양 측면상의 중첩 트레이스를 접속하는 한쌍의 비아의 실시예를 도시한 사시도이다.
도4는 도3의 선4-4를 따라 취한 횡단면도이다.
도5는 대체로 원형의 형상을 갖는 비아의 실시예를 도시한 평면도이다.
도6은 대체로 원형의 형상을 가지며 기판의 대향 표면 내의 개구로부터 떨어진 기판의 한 표면 내에 개구를 갖는 실시예를 도시한 평면도이다.
도7은 대체로 타원 형상을 갖는 비아의 실시예를 도시한 평면도이다.
도8은 제1 방향으로 연장하는 기판의 한 표면 내의 타원형 개구 및 제2 방향으로 연장하는 기판의 대향 표면 내의 타원형 개구를 갖는, 대체로 타원 형상을 갖는 비아의 실시예를 도시한 평면도이다.
도9는 개구들이 기판의 비 중간 영역에서 교차되도록 기판의 한 표면 내의 개구 및 기판의 대향 측면 내의 다른 개구를 구비한 비아의 실시예를 도시한 측면도이다.
도10은 기요성 기판 내에 도전성 비아를 형성하기 위해 이용되는 단계를 포함하는 흐름도의 실시예를 도시한 도면이다.
바람직한 실시예의 상세한 설명
이중 측면 가요성 회로가 도1 및 도2에 도시되어 있으며, 도면부호'10'으로 도시되어 있다. 회로(10)는 제1 표면(14) 및 제2 표면(16)을 갖는 가요성 비도전성 박막 기판(12) 상에 형성된다. 기판(12)은 중합체 필름 등의 전기 절연성 재료로 형성되며, 바람직하게 (하기에 기술되어질) 습식 에칭에 적합한 폴리이미드 필름이다. 제1 전기 도전성 트레이스(18)가 제1 표면(14) 상에 형성되며 제2 전기 도전성 트레이스(20)가 제2 표면(16) 상에 형성된다. 통로 또는 비아(22)는 제1 트레이스(18)의 단부(18a)로부터 제2 트레이스(20)의 단부(20a)까지 기판(12)을 통해 연장 형성된다. 비아(22)는 기판(12)을 제1 표면(14) 및 제2 표면(16)으로부터 동시에 습식 에칭함으로써 형성된, 대체로 모래시계 형상의 측벽을 갖는다. 비아(22)는 제1 표면(14) 내의 제1 경사진 개구(26) 및 제2 표면(16) 내의 제2 경사진 개구(24)를 갖추고 있다. 개구(26,28)는 제1 크기(S1)를 가지며, 제1 크기(S1)보다 작은 제2 크기(S2)의 구멍(30)에 의해 상호접속된 기판(12)의 중간 영역(M) 을 향해 수렴된다. 전기 도전성 표면(32)은 제1 트레이스(18) 및 제2 트레이스(20)를 전기적으로 상호접속하기 위해 측벽(24) 상에 형성된다.
도3 및 도4에서, 기판(112)은 제1 표면(114) 및 대향 표면(116)을 포함한다. 제1 트레이스(118a)가 제1 표면(114)상에 형성되고 제2 트레이스(120a)가 제2 표면(116) 상에 형성된다. 비아(122a)는 트레이스(118a) 및 트레이스(120a) 사이의 기판(112)을 통해 연장하도록 형성된다. 트레이스(118a)는 A 방향으로 연장하며, 제2 트레이스(120a)는 B 방향으로 연장된다. 또 다른 트레이스(118b)가 제1 표면(114) 상에 형성되며 다른 트레이스(120b)가 제2 표면(116) 상에 형성된다. 비아(122b)는 트레이스(118b)와 트레이스(120b) 사이의 기판(112)을 통해 연장되도록 형성된다. 트레이스(118b)는 C 방향으로 연장되며 트레이스(120b)는 D 방향으로 연장된다. 이러한 방식으로, 대향 기판 표면 상의 트레이스는 십자형 패턴으로 형성될 수 있다. 비아(122a,122b)는 동일하므로 비아(122a)에 대해서만 설명하기로 한다. 비아(122a)는 제1 표면(114) 내의 경사진 개구(126) 및 제2 표면(116) 내의 제2 경사진 개구(128)에 의해 형성된 모래시계 형상의 측벽(124)을 포함한다. 개구(126,128)는 제1 크기(S1)를 가지며, 제2 크기(S2)의 구멍(130)에 의해 상호접속되는 기판(112)의 중간 영역(M)으로 수렴된다. 전기 도전성 표면(132)이 트레이스(118a)및 트레이스(120a)를 전기적으로 상호접속시키기 위해 측벽(124) 상에 형성된다.
도2를 다시 참조하면, 경사진 개구(26,28)는 각도(a)로 각각의 표면(14,16)에 대해 점차적으로 경사진다(도4를 함께 참조). 각도(a)는 20 내지 75°의 범위를 가지며 바람직하게 20 내지 35°의 범위를 갖는다. 도2의 개구(26), 개구(28), 및 구멍(30)은 공동 중심 축을 가지며, 도4의 개구(126), 개구(128), 및 구멍(130)에서도 동일하다.
전술한 비아는 다양한 형상 및 크기를 갖는다. 예를 들어, 도5의 비아(22)는 구멍(30)을 포함한 원형의 개구로 구성된다. 선택적으로, 도6의 비아(222)는 각각 축선으로 떨어진 중심 축(226a,228a)을 갖는 원형의 개구(226) 및 대향하는 원형 개구(228)를 갖는다. 또 다른 실시예에서, 도7의 비아(322)는 구멍(330)을 포함하는 대체로 타원 형상의 개구(326)를 포함한다. 선택적으로, 도8의 비아(422)는 타원 형상의 개구(426) 및 대향하는 타원 형상의 개구(428)를 포함하고 있어, 개구(426)의 타원형상은 F1으로 나타낸 제1 방향으로 연장하며,개구(428)의 타원 형상은 F2로 나타난 제2 방향으로 연장하며, F1 방향에 대해 90°각도로 경사진다.
또 다른 실시예에서, 도9의 기판(512)은 제1 기판(514) 및 제2 대향 기판(516)을 포함한다. 비아(522)는 기판(512)을 제1 표면(514) 및 제2 표면(516)으로부터 동시에 습식 에칭함으로써 형성된 모래시계 형상의 측벽(524)을 갖는다. 비아(522)는 제1 표면(514) 내의 제1 경사진 개구(526) 및 제2 표면(516) 내의 제2 경사진 개구(528)를 포함한다. 개구(526,528)는 서로 수렴되어져 구멍(530)에 의해 상호접속된다. 그러나, 구멍(530)은 중간 영역(M)에 형성되지 않으나, 제1 표면(514)보다 제2 표면(516)에 근접하여 형성된다. 이는 개구(526)의 에칭이 시작된 이후 지연된 시간에서 개구(528)의 에칭이 개시되었거나, 또는 개구(526) 형성용 식각제보다 낮은 에칭 속도를 갖는 개구(528) 형성용 식각제를 이용함으로써 달성될 수 있다. 이로 인해, 경사진 개구(526,528)는 각각의 표면(514,516)에 대해 점차적으로 경사진다. 그러나, 개구(526)는 각도(b)로 경사지며, 개구(528)는 각도(c)로 경사진다. 각도(b,c) 는 전술한 범위의 20 내지 75°, 바람직하게 20 내지 35°의 범위를 갖는다.
도10에는 후-에칭 금속화 공정에 의해 본 발명에 따른 두 금속층 가요성 회로 내에 바람직하게 형성되는 도전성 연결 도체를 제조하기 위한 방법이 도시되어 있다. 포토레지스트 층이 적합한 가요성 회로 절연층의 각 면 상에 인가된다. 바람직하게, 절연층은 듀퐁 캡톤 이.(Dupont Kapton E.) 의 상표명으로 시판된 제품과 같은 1.0 내지 2.0 mil 두께의 폴리이미드이다. 이러한 적용예에 따라, 가요성회로에 대한 절연층의 일반적인 두께는 1.0 mil 내지 4.0 mil의 범위를 갖는다. 양화 작용 또는 음화 작용 포토레지스트가 이용될 수 있다. 각각의 연결 도체가 절연층을 통해 에칭되는 곳을 한정하는 패턴을 생성하기 위해 포토레지스트 층은 화상이 형성되고 나서 노출된다. 절연층은 포토레지스트의 노출된 영역 내의 절연층을 에칭할 수 있는 습식 에칭 공정으로 양 측면으로부터 에칭된다. 도4에 도시된 프로파일을 갖는 연결 도체는 레이저 드릴링, 레이저 절제, 플라즈마 에칭 등의 건식 에칭 공정, 또는 레이저 드릴링을 이용하여 달성할 수 있다. 레이저 드릴링, 레이저 절제, 및 플라즈마 에칭 공정은 공지된 기술이며 소정의 연결 도체 프로파일을 제조하기 위한 적합한 수단을 제공할 수 있다.
습식 에칭에 의해 생성된 가요성 회로 절연성 기판 내의 연결 도체의 도4의 부 및 주 직경(S1,S2)은 종래 기술의 단일면 습식 에칭 공정으로 달성되는 것보다 적다. 2 mil 두께를 갖는 절연성 기판 내에 25㎛의 부 직경에 대해, 이방성 습식 에칭 공정에 대해 계산된 공칭 주 직경(S1)이 대략 125㎛정도로 낮을 수 있음을 알았다. 그러나, 실험에 의해 S1의 실제적인 주 직경은 100㎛인 것으로 나타났다. 이방성 특성의 공칭 수치는 절연 재료의 두께의 재료 특성 변동에 의해 제공된 것으로 여겨진다.
절연층이 에칭된 이후에, 포토레지스트는 벗겨지며 절연성 기판은 금속화된다. 바람직한 금속화 공정에서, 절연층은 먼저 금속 산화물 층으로 피복되며 그리고 나서 얇은 도전성 기저 층으로 피복된다. 금속 산화물 층은 중합체 절연 층에 도전성 기저 층의 부착을 증가시키기 위한 것으로 공지된 기술이다. 일반적으로,금속 산화물 층에 대한 금속은 크롬, 철, 니켈, 몰리브데늄, 망간, 지르코늄, 또는 그 혼합물을 포함한 금속 군으로부터 선택되어질 것이다. 크롬은 바람직한 재료이다. 도전성 기저 층은 알루미늄, 금, 주석, 및 은을 포함한 금속군으로부터 선택될 수 있지만, 바람직하게는 구리이다. 금속 산화물 층 및 도전성 기저 층을 증착시키기 위한 방법은 공지된 기술이다. 이는 RF 스퍼터링, 이온 비임, 스퍼터링, 및 화학 기상 증착을 포함한다.
도전성 연결 도체의 형성은 회로 기판의 각 측면에 포토레지스트 층을 인가하고, 포토레지스트를 노출시켜 현상함으로써 제1 측면 회로 트레이스를 위한 소정 패턴 및 제2 측면 회로 트레이스 패턴을 위한 소정 패턴을 생성한다. 그리고 나서, 기판은 에칭되어 노출된 도전성 기저층 및 금속 산화물 층을 제거시킨다. 도1 및 도3에 도시되어진 바와 같이, 최종 회로는 도전성 연결 도체가 양 측면 상의 트레이스의 적어도 일부분을 연결시키는 상태로 절연층의 양 측면 상에 트레이스를 갖는다. 회로는 금속화된 영역 상에 두꺼운 도전성 재료 층을 제공하기 위해 전기도금 공정에 노출되어질 것이다. 선 에칭 금속화 공정 및 무전해 도금 공정을 포함하는 다른 방법이 이용될 수 있다.
도시되어진 바와 같이, 이러한 실시예의 주요 잇점은 회로 및 비아의 구조가 종래의 회로에서 전술한 문제점을 초래하는 특성을 변경시킴으로써 개선될 수 있다. 이러한 수정된 특성은 구리의 가공 경화 및 인장 응력의 축적과 관련된 문제점을 경감시킨다. 비아의 립(lip)상으로의 구리의 갑작스런 변이(즉, 90°각도) 는 보다 점차적으로 되도록 수정된다. 그 결과, 가공 경화를 초래하는 구리의 가요성은 넓은 영역으로 펴져가며, 이러한 지점에서 전체 굴곡 각도는 점차 감소된다. 구리의 응력은 감소되며 회로 및 비아의 수명은 연장된다. 또한, 소정 영역 내의 비아의 수는 다수의 I/O를 가능하게 하도록 실질적으로 증가된다. 더욱이, 비아 내의 도전성 표면의 보다 균일한 금속화가 가능하다.
그 결과, 일 실시예는 제1 표면 및 제2 표면을 갖는 가요성의 비 도전성 기판을 포함하는 가요성 회로를 제공한다. 제1 전기 도전성 트레이스는 제1 표면 상에 제공되며 제2 전기 도전성 트레이스는 제2 표면 상에 제공된다. 제1 트레이스로부터 제2 트레이스까지 기판을 통해 비아가 연장된다. 비아는 실질적으로 제1 표면과 제2 표면 사이에서 수렴되는 모래 시계 형상의 측벽을 갖는다. 전기 도전성 표면은 제1 트레이스 및 제2 트레이스를 전기적으로 상호연결시키기 위한 통로 상에 제공된다.
다른 실시예는 제1 트레이스의 단부로부터 제2 트레이스의 단부까지 기판을 통해 연장하는 비아를 포함하는 가요성 회로를 제공한다. 비아는 제1 표면 내에 형성된 제1 크기의 제1 경사진 개구 및 제2 표면 내에 형성된 제1 크기의 제2 경사진 개구를 포함한다. 제1 및 제2 개구는 제1 크기보다 작은, 제2 크기의 구멍에 의해 상호접속된다. 전기 도전성 표면은 제1 트레이스를 제2 트레이스에 상호접속시키기 위해 비아 내에 제공된다.
또 다른 실시예는 비 도전성 가요성 기판의 제1 표면 상에 제1 전기 도전성 트레이스를 형성하는 양면 가요성 회로를 형성하는 방법을 제공한다. 제2 전기 도전성 트레이스는 기판의 제2 표면 상에 형성된다. 제1 트레이스로부터 제2 트레이스까지 기판을 통해 비아가 연장된다. 비아는 실질적인 형상의 측벽으로 형성되며, 전기 도전성 표면은 제1 트레이스 및 제2 트레이스를 전기적으로 상호접속하기 위해 측벽 상에 형성된다.
또 다른 실시예는 중합체 필름의 제1 표면 상에 제1 전기 도전성 트레이스를 형성하는 양면 가요성 회로를 형성하는 방법이 제공된다. 제2 전기 도전성 트레이스는 중합체 필름의 제2 표면 상에 형성된다. 필름은 필름을 통해 비아를 형성하도록 양 측면으로부터 동시에 습식 에칭된다. 비아는 제1 및 제2 개구가 필름의 제1 및 제2 표면 사이에 상호접속 개구를 형성하기 위해 수렴하도록 제1 표면 내의 제1 경사진 개구 및 제2 표면 내의 제2 경사진 개구를 갖추고 있다. 전기 도전성 표면은 제1 트레이스 및 제2 트레이스를 전기적으로 상호접속하기 위해 비아 내에서 형성된다.
본 발명에 따른 또 다른 실시예는 기판을 통해 비아를 형성하도록 기판의 제1 표면 및 제2 표면에 동시된 인가된 습식 에칭에 적합한 재료로 형성된 얇은 필름 기판을 포함하는 양면 가요성 회로를 제공한다. 제1 전기 도전성 트레이스는 제1 표면 상에 제공되며, 제2 전기 도전성 트레이스는 제2 표면 상에 제공된다. 비아는 제1 표면 내에 형성된 제1 크기의 제1 경사진 개구 및 제2 표면 내에 형성된 제1 크기의 제2 경사진 개구를 포함한다. 제1 및 제2 개구는 제1 크기보다 작은, 제2 크기의 구멍에 의해 상호접속된다. 제1 트레이스 및 제2 트레이스를 전기적으로 상호접속하기 위해 전기 도전성 표면이 비아 상에 제공된다.
예시된 실시예가 도시되고 설명되어 있으나, 광범위한 수정, 변경, 및 대체가 전술한 설명에서 고려될 수 있으며, 일부 경우에 있어서, 상기 실시예의 일부 특성이 다른 특성물을 사용하지 않고 이용될 수 있다. 따라서, 첨부된 청구의 범위는 본 명세서에 기술된 실시예의 영역과 일치하는 방식으로 보다 넓게 구성될 수 있다.

Claims (12)

  1. 제1 표면 및 제2 표면을 갖춘 가요성의 비 도전성 기판와,
    상기 제1 표면 상의 제1 전기 도전성 트레이스 및 상기 제2 표면 상의 제2 전기 도전성 트레이스와,
    상기 제1 트레이스로부터 상기 제2 트레이스까지 상기 기판을 통해 연장하며, 상기 제1 표면과 상기 제2 표면 사이에서 수렴하는 대체로 모래시계 형상의 측벽을 갖는 통로와,
    상기 제1 트레이스 및 상기 제2 트레이스를 전기적으로 상호접속시키기 위한 상기 통로 상의 전기 도전성 표면을 포함하는 것을 특징으로 하는 가요성 회로.
  2. 제1항에 있어서, 상기 비도전성 기판은 관통하는 통로를 형성하도록 습식 에칭에 적합한 재료인 것을 특징으로 하는 가요성 회로.
  3. 제1항에 있어서, 상기 통로의 측벽은 상기 제1 표면과 제2 표면 사이의 중간 영역에서 수렴되도록 상기 제1 표면으로 점차적으로 경사진 제1 부분, 및 상기 제2 표면으로 점차적으로 경사진 제2 부분을 포함하는 것을 특징으로 하는 가요성 회로.
  4. 제1항에 있어서,
    제1 표면 및 제2 표면을 갖는 전기 절연성 재료로 형성된 가요성 기판과,
    상기 제1 표면 상의 제1 전기 도전성 트레이스 및 상기 제2 표면 상의 제2 전기 도전성 트레이스와,
    상기 제1 트레이스의 단부로부터 상기 제2 트레이스의 단부까지 연장하며, 상기 제1 표면 내에 형성된 제1 크기의 제1 경사진 개구 및 상기 제2 표면 내에 형성된 상기 제1 크기의 제2 경사진 개구를 포함하고, 상기 제1 및 제2 개구가 상기 제1 크기보다 작은 제2 크기의 구멍에 의해 상호접속되는 통로와,
    상기 제1 트레이스 및 상기 제2 트레이스를 전기적으로 상호접속시키기 위한 상기 통로 상의 전기 도전성 표면을 포함하는 것을 특징으로 하는 가요성 회로.
  5. 제4항에 있어서, 상기 절연성 재료는 관통하는 통로를 형성하도록 습식 에칭에 적합한 재료인 것을 특징으로 하는 가요성 회로.
  6. 제5항에 있어서, 상기 제1 및 제2 경사진 개구가 상기 구멍에서 교차하도록 상기 제1 경사진 개구는 상기 제1 표면으로 점차적으로 경사지며, 상기 제2 경사진 개구는 상기 제2 표면으로 점차적으로 경사지는 것을 특징으로 하는 가요성 회로.
  7. 제6항에 있어서, 상기 제1 경사진 개구의 중심축은 상기 제2 경사진 개구의 중심축과 상기 구멍의 중심축과 일치하는 것을 특징으로 하는 가요성 회로.
  8. 제6항에 있어서, 상기 제1 경사진 개구의 중심 축은 상기 제2 경사진 개구의 중심 축으로부터 오프셋되어진 것을 특징으로 하는 가요성 회로.
  9. 제6항에 있어서, 상기 제1 경사진 개구는 타원 형상이고 제1 방향으로 연장되며, 상기 제2 경사진 개구는 타원 형상이고 상기 제1 방향과는 상이한 제2 방향으로 연장되는 것을 특징으로 하는 가요성 회로.
  10. 제6항에 있어서, 상기 구멍은 제1 표면으로부터 제1 거리에서 위치되며, 상기 제2 표면으로부터 상기 제1 거리보다 더 큰 제2 거리에서 위치되는 것을 특징으로 하는 가요성 회로.
  11. 제6항에 있어서,상기 제1 및 제2 개구는 상기 제1 및 제2 표면으로부터 20°내지 75°인 각도로 경사지는 것을 특징으로 하는 가요성 회로.
  12. 제6항에 있어서, 상기 제1 개구는 상기 제1 표면으로부터 제1 각도로 경사져 있으며, 상기 제2 개구는 상기 제2 표면으로부터 제2 각도로 경사져 있으며, 상기 제1 각도는 상기 제2 각도와 상이한 것을 특징으로 하는 가요성 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8400576B2 (en) 2003-02-04 2013-03-19 Plastic Logic Limited Transistor-controlled display devices

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611046B2 (en) * 2001-06-05 2003-08-26 3M Innovative Properties Company Flexible polyimide circuits having predetermined via angles
US20030155656A1 (en) * 2002-01-18 2003-08-21 Chiu Cindy Chia-Wen Anisotropically conductive film
WO2003061949A1 (en) * 2002-01-18 2003-07-31 Avery Dennison Corporation Sheet having microsized architecture
WO2003062133A2 (en) * 2002-01-18 2003-07-31 Avery Dennison Corporation Covered microchamber structures
US7714931B2 (en) * 2004-06-25 2010-05-11 Flextronics International Usa, Inc. System and method for mounting an image capture device on a flexible substrate
TWI235019B (en) * 2004-07-27 2005-06-21 Unimicron Technology Corp Process of conductive column and circuit board with conductive column
WO2008069055A1 (ja) * 2006-11-28 2008-06-12 Kyocera Corporation 配線基板およびそれを用いた半導体素子の実装構造体
JP5019995B2 (ja) * 2007-08-27 2012-09-05 京セラ株式会社 配線基板、実装基板および実装構造体、並びに配線基板の製造方法
JP2009182260A (ja) * 2008-01-31 2009-08-13 Sanyo Electric Co Ltd 太陽電池
EP2120520B1 (en) * 2008-05-16 2012-03-07 LG Electronics Inc. Flexible film and display device including the same
EP2146561A1 (en) * 2008-05-28 2010-01-20 LG Electronics Inc. Flexible film and display device including the same
KR101084572B1 (ko) * 2008-05-28 2011-11-17 엘지전자 주식회사 연성필름 및 이를 포함하는 표시장치
JP2009060151A (ja) * 2008-12-18 2009-03-19 Ibiden Co Ltd 積層配線板の製造方法
US8925192B2 (en) * 2009-06-09 2015-01-06 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JP5432228B2 (ja) * 2011-11-14 2014-03-05 イビデン株式会社 プリント配線板およびその製造方法
WO2014038542A1 (ja) * 2012-09-07 2014-03-13 株式会社フジクラ 配線基板
DE102013103441A1 (de) * 2013-04-05 2014-10-09 Eaton Industries (Austria) Gmbh Modulare halterung fuer elektrische leiter
WO2017125988A1 (ja) * 2016-01-20 2017-07-27 パナソニックIpマネジメント株式会社 回路基板
JP7486934B2 (ja) 2018-12-25 2024-05-20 Tdk株式会社 回路基板
US10531577B1 (en) * 2019-01-31 2020-01-07 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Forming through holes through exposed dielectric material of component carrier
US10440835B1 (en) * 2019-01-31 2019-10-08 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Forming through holes through exposed dielectric material of component carrier
JP2020136633A (ja) * 2019-02-26 2020-08-31 京セラ株式会社 配線基板およびその製造方法
JP7449076B2 (ja) * 2019-11-26 2024-03-13 Ngkエレクトロデバイス株式会社 セラミック配線基板の製造方法
CN111417260B (zh) * 2020-04-07 2021-07-30 信丰祥达丰电子有限公司 一种pcb斜边金属化包铜的生产工艺

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3354543A (en) * 1965-06-09 1967-11-28 Bunker Ramo Method of forming holes through circuit boards
DE2541624C2 (de) 1975-09-18 1982-09-16 Ibm Deutschland Gmbh, 7000 Stuttgart Wässrige Ätzlösung und Verfahren zum Ätzen von Polymerfilmen oder Folien auf Polyimidbasis
US4118523A (en) 1975-10-22 1978-10-03 International Computers Limited Production of semiconductor devices
US4050756A (en) * 1975-12-22 1977-09-27 International Telephone And Telegraph Corporation Conductive elastomer connector and method of making same
US4303715A (en) * 1977-04-07 1981-12-01 Western Electric Company, Incorporated Printed wiring board
US4221925A (en) * 1978-09-18 1980-09-09 Western Electric Company, Incorporated Printed circuit board
US4846929A (en) 1988-07-13 1989-07-11 Ibm Corporation Wet etching of thermally or chemically cured polyimide
US4857143A (en) 1988-12-16 1989-08-15 International Business Machines Corp. Wet etching of cured polyimide
US5108553A (en) 1989-04-04 1992-04-28 Olin Corporation G-tab manufacturing process and the product produced thereby
US4986880A (en) 1989-11-29 1991-01-22 E. I. Du Pont De Nemours And Company Process for etching polyimide substrate in formation of unsupported electrically conductive leads
US5166097A (en) 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
US5227588A (en) * 1991-03-25 1993-07-13 Hughes Aircraft Company Interconnection of opposite sides of a circuit board
US5288541A (en) 1991-10-17 1994-02-22 International Business Machines Corporation Method for metallizing through holes in thin film substrates, and resulting devices
US5227008A (en) 1992-01-23 1993-07-13 Minnesota Mining And Manufacturing Company Method for making flexible circuits
US5585162A (en) 1995-06-16 1996-12-17 Minnesota Mining And Manufacturing Company Ground plane routing
WO1997019579A1 (fr) * 1995-11-17 1997-05-29 Kabushiki Kaisha Toshiba Tableau de connexion multicouches, materiau prefabrique pour ce tableau, procede de fabrication de ce dernier groupement de composants electroniques et procede de formation de connexions verticales conductrices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8400576B2 (en) 2003-02-04 2013-03-19 Plastic Logic Limited Transistor-controlled display devices

Also Published As

Publication number Publication date
CA2338102A1 (en) 2000-02-24
WO2000010370A1 (en) 2000-02-24
EP1108348A1 (en) 2001-06-20
AU2232299A (en) 2000-03-06
JP2002523891A (ja) 2002-07-30
US6211468B1 (en) 2001-04-03

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