KR20010071967A - 매립된 국부 상호연결부 - Google Patents

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KR20010071967A
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토토라노 제이. 빈센트
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Abstract

기판(20) 내에 매립된 국부 상호연결부(190)의 형성과 이와 관련되는 집적 회로(10)가 제공된다. 상기 방법은 상기 기판(20)에 트랜치(240)를 형성하고 상기 트랜치(240)에 제 1절연층(80)을 형성하는 단계들을 포함한다. 도체층(250)은 상기 제 1절연층(80) 상에 형성된다. 상기 도체층(250)의 일부는 국부 상호연결층(190)을 정의하기위해 제거되고, 제 2절연층(270)이 상기 국부 상호연결층(190)으로 덮힌 상기 트랜치(240)에 형성된다. 상기 방법은 얕은 트랜치 격리층과 같은 집적된 회로의 유전층 하부에 매립되는 국부 상호연결부(190)에 대해 제공된다. 상기 실리콘-실리콘 다이옥사이드 인터페이스의 상부 기판 영역들은 이전의 일반적인 공정에서는 국부 상호연결층들을 위해 예비된 것이지만, 이제는 부가적인 도체 선들을 위해 사용될 수 있다.

Description

매립된 국부 상호연결부{BURIED LOCAL INTERCONNECT}
현대 집적 회로들은 일반적으로 수백만 개의 개별적인 트랜지스터들과 다른 요소들을 포함한다. 이러한 회로들의 수 많은 요소들에 대한 대부분의 상호연결부들은 전체적 상호연결 수준으로 사용되는 하나 이상의 금속화층들을 통해 제공된다. 각 금속화층은 보통 상기 집적된 회로 기판 상에 단일 연속층으로 증착되며, 그 후 사진식각적으로(lithographically) 패터닝되고, 금속 선들이 요구되지 않는 영역에서 금속을 제거하기위해 식각된다.
하나 이상의 금속화층들에 부가적으로, 현대 집적 회로들은 일반적으로 국부 산호연결부들(local interconnect:"LI")로 알려진 다양한 라우팅-제한된 (routing-restricted) 상호연결 수준들과도 관계한다. LI들은 NMOS 및 CMOS 회로들의 게이트들과 드레인들을 국부적으로 상호연결하고, 상기 집적 회로의 특정 구조를 주어진 금속화층에 연결하는 짧은 도체 선들(runs)로 사용된다.
LI 구조들을 형성하는데 자주 적용되는 일반적인 방법은 상기 집적 회로를포함하는 기판이 실리콘 다이옥사이드 또는 테트라-에틸-오소-실리케이트(tetra-ethyl-ortho-silicate:"TEOS") 보호층(passivation layer)과 같은 유전 물질층으로 덮이는 상감(damascene) 공정을 포함한다. 상기 보호층은 상기 LI 구조들이 증착될 부분에 트랜치(trench)들을 형성하기위해 사진식각적으로 패터닝되고 식각된다. 다른 일반적인 공정 기법으로, 보호층이 적용되기 전에 국부 상호연결들이 상기 기판 상에 형성된다. 상기 두가지 일반적인 기법들의 공통적인 특징은 상기 실리콘-실리콘 다이옥사이드 인터페이스에 또는 그 상부에 상기 국부 상호연결부를 증착한다는 것이다.
많은 다른 현대 반도체 공정 기법들에 있어서, 이들은 국부 상호연결층들의 사용과 비교하여 장단점이 있다. LI들은 VLSI와 ULSI 회로 설계자들을 위한 중요한 도구를 제공한다. 다수의 짧은 도체 선들을 패터닝할 수 있다는 것은 설계자가 집적회로 배치에 있어서 상당한 칩-영역을 절약할 수 있도록 한다. 동시에, 상기 회로에 있어서, 주어진 집적회로의 실리콘-실리콘 다이옥사이드 인터페이스 상에 형성된 각 국부 상호연결층은 다른 도체 선들의 라우팅을 제한할 가능성과 그로인한 포장 밀도의 제한을 보인다.
라우팅 제한에 대한 문제는 도핑된(doped) 폴리실리콘이 상기 국부 상호연결 물질로 사용되는 경우 더 복잡해진다. 도핑된 폴리실리콘은 열적인 계획(thermal budgeting)이나 다른 설계 고려사항들의 결과로 국부 상호연결부로서 종종 선택된다. 상기 폴리는 게이트 물질과 국부 상호연결 물질 모두에 공통적으로 사용된다. 결과적으로, 상기 폴리실리콘층이 상호연결 구조로써 기능하는 경우, 이는 트랜지스터 게이트가 존재하는 부분에서는 상기 게이트와 접촉하지 않고서는 지나갈 수 없다. 상기 게이트와의 이러한 연결을 원하지 않으면, 게이트 위치는 상기 기판 상의 영역들을 국부 상호연결층들로 사용되는 폴리실리콘층들이 가로지를 수 없다는 것을 나타낸다.
과거로부터 이러한 폴리실리콘 라우팅 제한들을 극복하기위한 다양한 기법들이 실시되어왔다. 이들 중 몇몇은 LI 수준을 형성하기 위한 TiSi2의 선택적 형성, CoSi2연결부들 상부에 대한 티타늄-텅스텐의 스퍼터-증착(sputter-deposition), TiSi2 연결부 상부에 대한 티타늄 니트라이드층의 형성, 그리고 확산된 소스/드레인 접합들과 이중-도핑된(dual-doped) 폴리실리콘 LI의 형성을 포함한다. 이러한 기법들이 폴리실리콘 국부 상호연결층들과 관련되는 라우팅의 어려움들을 다소간 해소하기는 하지만, 이들 역시 공정 단계들과 복잡성을 증가시킨다. 또한, 상기 기판 영역 상부 상기 실리콘-실리콘 다이옥사이드 인터페이스의 혼잡함은 여전히 문제점을 가진다.
본 발명은 상기 나열한 단점들 중 하나 이상을 극복하거나 줄이기위한 것이다.
본 발명은 일반적으로 반도체 공정에 관한 것으로, 보다 구체적으로는 집적된 회로 요소(component)들을 연결하기위한 매립된 국부 상호연결 구조와 그 제조 방법에 관한 것이다.
상기 나열한 것들 및 또 다른 본 발명의 이점들은 다음의 상세한 설명과 이들이 참조하는 도면들을 통해 명백해질 것이다.
도 1은 본 발명에 따르는 매립된 국부 상호연결부와 관계하는 집적된 회로의 예제를 보인 사시도이다.
도 2는 도 1의 부분 2-2에 대한 단면도이다.
도 3은 본 발명에 따르는 트랜치가 형성된 기판을 묘사한 도 2와 같은 단면도이다.
도 4는 본 발명에 따르는 상기 트랜치 내의 제 1절연층 형성을 묘사한 도 3과 같은 단면도이다.
도 5는 본 발명에 따르는 제 1절연층 상의 도체층 형성을 묘사한 도 4와 같은 단면도이다.
도 6은 본 발명에 따라서 도 5에 후속하여 상기 도체층 상부에 마스크를 적용하고, 매립된 국부 상호연결부의 배치로 상기 마스크를 패터닝한 것을 묘사한 상기 기판의 평면도이다.
도 7은 본 발명에 따르는 정의된 국부 상호연결층을 묘사하는 도 6과 같은 평면도이다.
도 8은 본 발명에 따르는 상기 매립된 국부 상호연결부 상부에 대한 제 2절연층의 형성을 묘사한 도 5와 같은 단면도이다.
도 9는 본 발명에 따르는 제 2절연층의 평탄화를 묘사하는 도 8과 같은 단면도이다.
도 10은 본 발명에 따르는 마스킹과 상기 매립된 국부 상호연결부의 정의에 대한 대안적인 예제 공정을 묘사하는 도 6과 같은 평면도이다.
본 발명의 한 측면에 따르면, 기판에 매립된 국부 상호연결부를 형성하는 방법이 제공된다. 상기 방법은 상기 기판에 트랜치를 형성하고 상기 트랜치에 제 1절연층을 형성하는 단계들을 포함한다. 도체층은 상기 제 1절연층 상에 형성된다. 상기 도체층의 일부는 국부 상호연결층을 정의하기위해 제거되고, 제 2절연층이 상기 국부 상호연결층으로 덮힌 상기 트랜치에 형성된다.
본 발명의 다른 측면에 따르면, 기판에 매립된 국부 상호연결부를 형성하는 방법이 제공된다. 상기 방법은 상기 기판에 트랜치를 형성하고, 상기 트랜치에 제 1절연층을 형성하며, 상기 제 1절연층에 마스크를 적용하는 단계들을 포함한다. 상기 마스크는 상기 제 1절연층의 일부를 드러내도록 패터닝된다. 도체층은 상기 제 1절연층의 상기 드러난 부분 상에 형성된다. 상기 마스크는 제거되고 제 2절연층이 상기 도체층으로 덮힌 트랜치에 형성된다.
본 발명의 또다른 측면에 따르면, 기판에 매립된 국부 상호연결부를 형성하는 방법이 제공된다. 상기 방법은 상기 기판에 제 1측벽 및 제 2측벽을 가지는 트랜치를 형성하고, 상기 트랜치에 제 1절연층을 형성하는 단계들을 포함한다. 도체층은 상기 제 1절연층 상에 형성된다. 상기 도체층의 일부는 제 1측벽에서 제 2측벽까지 확장되면서 국부 상호연결층을 정의하기위해 제거된다. 제 2절연층은 상기 국부 상호연결층을 덮으면서 상기 트랜치에 형성된다.
본 발명의 또다른 측면에 따르면, 집적 회로가 제공된다. 상기 집적 회로는 그 내부에 트랜치가 형성된 기판을 포함한다. 제 1및 제 2전자 회로들은 상기 기판 상에 형성되고, 이들은 상기 트랜치에 의해 물리적으로 이격되어 있다. 제 1절연층이 상기 트랜치 내에 형성된다. 제 2절연층이 상기 제 1절연층 상에 형성된다. 국부 상호연결층은 상기 제 1절연층의 상부와 제 2절연층의 하부에 형성된다. 상기 국부 상호연결층은 상기 제 1및 제 2전자회로들 간에 연결된다.
다음에 설명되는 도면에서, 참조 번호들은 하나 이상의 도면에서 동일한 요소들이 나타날때마다 일반적으로 반복된다. 도면으로 돌아가서, 도 1과 2는 집적회로(10)의 예제 실시예의 사시도와 단면도를 도시한 것으로 이는 기판(20), 두개 이상의 중간 유전층들(30과 40), 그리고 상기 중간 유전층들(30과 40) 사이에 끼여있는 적어도 하나의 금속화 층(50)을 포함한다. 상기 층들(30, 40, 그리고 50)은 도 2에 도시되지 않았다. 상기 금속화 층(50)은 상기 집적 회로(10)의 다양한 요소(component)들에 대한 상호연결을 제공하기 위한 포괄적인 상호연결층으로써 사용된다. 상기 중간 유전층들(30과 40)과 상기 금속화 층(50)은 전자 요소들(60과 70)을 드러내도록 제거된다. 비록 상기 집적된 회로(10)는 많은 요소들을 가지고 있겠지만, 예시의 간략화를 위해 두개의 요소들(60과 70)만을 도시한다. 이러한 예시의 목적은, 상기 요소들(60과 70)을 필드 효과 트랜지스터들로써 설명하기위한 것이다. 그러나, 상기 요소들은 트랜지스터들, 커패시터들, 또는 집적 회로들에 적용되는 모든 종류의 다른 전자 요소들일 수 있다.
상기 트랜지스터들(60과 70)은 제 1절연층 또는 라이너(liner)(80), 그리고 얕은 트랜치 격리(Shallow trench isolation:"STI") 물질(100)로 전자적으로 격리된다. 상기 트랜지스터(60)는 기판(20)상에 형성된 게이트 유전층(110)과 상기 게이트 유전층(110) 상에 형성된 게이트 전극(120)을 포함한다. 소스/드레인 영역들(130과 140)은 측면으로 형성되고, 상기 기판(20) 내의 상기 게이트 전극(120)에 대해 자기-정렬된다. 상기 어구 "소스/드레인 영역(들)"은 여기서 소스 혹은 드레인 중 어느 하나로 사용될 수 있는 영역을 표현하기위해 사용된다. 당업자는 상기 소스/드레인 영역이 금속화 하는 동안 VSS또는 VDD중 어디에 연결되는가에 따라서 소스 또는 드레인으로써 동작할 수 있다는 것을 알 수 있을 것이다. 유사한 방법으로, 상기 트렌지스터(70)는 상기 기판(20) 상에 형성된 게이트 유전층(150)과 상기 게이트 유전층(150) 상에 형성된 게이트 전극(160)으로 구성된 게이트 전극 스택(stack)을 포함한다. 소스/드레인 영역들(170과 180)은 상기 기판(20)에 측면으로 형성되고 상기 게이트 전극(160)에 대해 자기-정렬된다. 상기 기판(20)에 대한 상기 실리콘-실리콘 다이옥사이드 인터페이스는 일반적으로 185를 지시한다.
상기 트랜지스터(60)의 소스/드레인 영역(140)과 상기 트랜지스터(70)의 소스/드레인 영역(170) 간에 전기적인 연결을 제공하는 매립된 국부 상호연결부(190)를 드러내기위해 도 1에서 STI층(100)의 일부가 제거되어 있다. 상기 매립된 국부 상호연결부(190)와 상기 개별적인 소스/드레인 영역들(140과 170)은 국부 상호연결 스트랩(strap)들(200과 210)로 연결된다. 상기 특정 상호연결부는 서로다른 수 많은 구조들을 연결하는 게 사용될 수 있는 매립형 상호 연결부에 대한 예제이다.
도 1과 2에서 묘사되는 상기 매립된 국부 산호연결부(190)를 형성하는 예제공정 순서는 도 3, 4, 5, 6, 7, 그리고 8을 도 3을 시작으로 참조하면 이해할 수 있을 것이다. 먼저, 상기 기판(20)은 패드 옥사이드층(212) 및 상기 패드 옥사이트층(212) 상에 형성된 Si3N4층(214)과 함께 제공된다. 상기 패드 옥사이드층(212)은 약 50에서 200Å의 두께를 가지며, 약 100Å인 것이 바람직하고, 그리고 약 5에서 20초 동안 약 800에서 1100℃로 급속 열처리(rapid thermal anneal:"RTA")하는 열산화 혹은 다른 적절한 공정을 통해 형성되는 것이 바람직하다. 상기 Si3N4층(214)은 화학 기상 증착("CVD") 또는 다른 적절한 니트라이드 적용 기법으로 형성될 수 있고, 약 1000에서 2000Å의 두께를 가질 수 있으며 약 1200Å인 것이 바람직하다. 상기 패드 옥사이드층(212) 및 상기 Si3N4층(214)은 상기 기판(20)을 후속 공정 동안 오염 및 손상으로부터 보호하기위해 설계된다.
상기 기판(20)은 포토레지스트(215) 또는 다른 적절한 마스킹 물질로 마스크되고, 상기 포토레지스트는 후속 공정 중 개별적으로 형성될 상기 트랜지스터들(60과 70)의 활성 영역들(220과 230)을 정의하기위해 노광되고 현상되어 패터닝된다. 상기 기판(20)은 n-도프(doped)되거나 p-도프된 실리콘, 실리콘-절연체(silicon-on-insulator), 또는 다른 적절한 기판 물질로 이루어질 수 있다. 상기 포토레지스트(215)가 패터닝되고, 트랜치(240)가 상기 기판(20) 내에 형성되는데, 반응 이온 식각(reactive ion etching), 플라즈마 식각, 또는 다른 적절한 이방성 제거 기법을 통하는 것이 바람직하다. 상기 식각 공정은 상기 트랜치(240)를 도 3에 도시된 바와 같이 점점 좁아지는 단면의 측벽을 형성하거나 원한다면 실질적으로 수직 단면을 가지도록 형성될 수 있다. 이러한 예시적인 공정 순서에서, 상기 트랜치(240)는 후속 공정 동안 도 1 및 2에 묘사된 상기 STI층(100) 증착에 대해 공간을 제공하기위해 상기 활성 영역들(220과 230) 주변에 해자와 유사(moat-like)하게 형성되는 것이 필수적이다. 한편, 상기 트랜치(240)는 대안적으로 상기 기판(20)에서 더 국부적인 보이드(void)로서 형성될 수 있고, 상기 기판의 한 활성영역에서 다른쪽까지 연장될 수 있다. 상기 트랜치(240)의 깊이는 대부분 설계의 재량에 관한 문제아다. 예시적인 실시예에서, 상기 트랜치(240)는 약 3000에서 4000Å의 깊이를 가진다. 상기 트랜치(240)의 형성에 후속하여, 상기 포토레지스트(215)가 제거된다.
도 4에 따르면, 제 1절연층(80)은 상기 트랜치(240) 내에 형성되고, 그로인해 상기 트랜치(240)의 바닥과 측벽들은 절연물질로 덮여진다. 상기 라이너층(80)은 상기 하부 기판(25)을 후속 공정 중 오염과/또는 손상으로부터 부호하기위해 설계된다. 따라서, 상기 라이너층(80)은 실리콘 다이옥사이드, 실리콘 니트라이드, 또는 유사한 물질들로 이루어진다. 만일 실리콘 다이옥사이드가 선택되면, 상기 층(80)은 상기 기판(20)에 대한 건조 산화로 형성된다. 예제 공정에서, 상기 기판(20)은 약 5에서 20분 동안 약 800에서 1150℃의 O2를 함유한 대기에 노출된다. 적절한 RTA공정이나 CVD 역시 사용될 수 있다. 만일 실리콘 다이옥사이드-실리콘 니트라이드 혼합이 선택되면, CVD가 사용될 수 있다. 상기 층(80)은 약 100에서 1000Å의 두께를 가질 수 있고, 약 500Å의 두께인 것이 바람직하다.
도 5에서, 도체층(250)은 상기 제 1절연층(80) 상에 형성된다. 상기도체층(250)은 도 1및 2에 묘사된 바와 같이 상기 매립된 국부 상호연결부(190)를 정의하도록 순차적으로 처리될 것이다. 따라서, 상기 도체층(250)은 도프된 폴리실리콘, 알루미늄, 구리, 또는 다른 적절한 도체 물질들과 같은 다양한 도체 물질들로 구성되는 것이 바람직할 수 있다. 상기 층(250)은 도프된 폴리실리콘으로 구성되는 것이 바람직하며 CVD 또는 다른 적절한 폴리실리콘 형성 기법들로 증착될 수 있다. 상기 폴리실리콘의 증착에 후속하여 상기 도체층(250)은 원위치 확산(in situ diffusion) 또는 이온 주입을 통해 상기 층(250)이 도전성을 가지도록 충분한 농도에 이르도록 붕소와 같은 도판트(dopant)로 도핑된다. 상기 요구되는 도핑 수준은 상기 매립된 국부 상호연결부의 저항성 요구에 따를 것이다. 예시적인 일 실시예에서, 상기 붕소에 대한 도판트 농도는 약 1019원자/㎤이다. 상기 층(250)은 약 250에서 1000Å 두께이고 약 600Å의 두께인 것이 바람직하다.
도 6과 7은 도 5까지를 통해 설명된 공정에 따르는 상기 기판(20)의 평면도들이다. 상기 활성 영역들(220과 230)은 상기 활성 영역들(220과 230)의 측벽들을 둘러싸는 층(80)의 일부들에 대한 윤곽과 함께 점선으로 도시된다. 상기 도체층(250)의 일부는 상기 매립된 국부 상호연결부(190)를 정의하기위해 제거된다. 상기 도체층(250)은 포토레지스트 또는 다른 적절한 마스킹 물질로 마스크되고, 상기 마스크는 상기 매립된 국부 상호연결부(190)의 윤곽에 해당하는 포토레지스트(260)의 부분이 남도록 패터닝된다. 그 다음 상기 도체층(250)의 마스크 되지 않은 부분은 반응 이온 식각, 플라즈마 식각, 또는 다른 적절한 식각 기법들을 통해 제거되고 상기 포토레지스트(260)는 도 7에 도시되는 바와 같이 상기 정의된 매립 국부 상호연결부(190)를 남겨두기위해 제거된다. 상기 도체층(250)의 마스크 되지 않은 제거 부분들은 상기 제 1절연층(80)을 드러낸다.
도 8에서, 제 2절연층(270)은 상기 매립된 국부 상호연결(190)을 덮어씌우면서 상기 트랜치(240) 상에 형성된다. 후속 공정들을 통해서, 제 2절연층(270)은 도 1 및 2에 도시되는 상기 STI 구조들로 변형된다. 따라서, 상기 제 2절연층(270)은 실리콘 다이옥사이드, TEOS 또는 다른 적절한 트랜치 격리 물질들의 조합인 것이 바람직하다. 상기 제 2절연층(270)은 CVD로 적용되는 것이 이로우며, 리플로우(reflow) 단계는 원한다면 실시될 수 있다. 상기 층(270)은 약 1.0에서 1.5㎛ 두께일 수 있고, 약 1.0㎛ 두께인 것이 바람직하다.
도 9에서, 제 2절연층(270) 및 상기 활성 영역들(220과 230) 상부 층(80)의 일부는 상기 니트라이드 층들(214)까지 화학적-물리적 연마("CMP") 또는 다른 적절한 평탄화 기법에 의해 평탄화 된다. 상기 니트라이드 층(214)은 식각되어 제거되고, 만일 원한다면 상기 패드 옥사이드 층(212) 역시 식각되어 제거될 수 있다. 상기 실리콘 니트라이드 및 패드 옥사이드 층들(214와 212)을 식각하기 전에, 상기 기판은 역으로 마스크되고(reverse masked), 그로인해 상기 실리콘 니트라이드 및 패드 옥사이드 층(214와 212)은 상기 식각에 노출된다. 그 다음, 상기 식각 마스크가 제거된다.
도 2로 돌아가서, 상기 트랜지스터들(60과 70)이 형성된다. 맨 처음, 상기 게이트 유전층(110과 150)은 상기 기판(20) 상에 형성된다. 상기 층들(110과 150)은 실리콘 다이옥사이드 또는 다른 적절한 게이트 유전물질이며, 열 산화 또는 CVD에의해 형성 될 수 있다. 상기 게이트 전극들(120과 160)은 폴리실리콘과 같은 도체 물질을 CVD에의해 증착하는 것으로 형성될 수 있다. 그 다음, 상기 게이트 유전층들(110과 150) 및 상기 전극들(120과 160)은 패터닝 된 후 원하는 모양으로 이방성 식각된다. 상기 소스/드레인 영역들(130, 140, 170, 그리고 180)은 원하는 바에 따라 이온 주입 또는 확산으로 형성될 수 있다. 주입에 있어서, 주입량(dosage)과 에너지는 설계 재량에 따른 문제이며, 선택되는 도판트(depant)의 종류에 따른다. 이중 주입 공정을 통해서 상기 소스/드레인 영역들(130, 140, 170 그리고 180)이 형성될 수 있고, 여기서 약하게 도프된 드레인 구조들이 먼저 설정된다.
상기 매립된 국부 상호연결부(190)와 상기 소스/드레인 영역들(140과 150) 간의 상호연결부를 설정하기 위해서, 비아들은 상기 STI 구조(100)상에 형성되어 상기 매립된 국부 상호연결부(190)의 수직 돌출 부분(vertically projecting portion)들을 노출 시킨다. 만일 상기 수직 돌출 부분들이 다음의 평탄화 공정에서 노출될 것이라면, 비아 형성은 필요 없다. 그 다음, 상기 국부 상호연결 띠들(200과 210)은 상기 소스/드레인 영역들(140과 150)을 상기 매립된 국부 상호연결부(19)와 상호연결 하기위해 상기 비아들 상에 형성될 수 있다. 상기 띠들(200과 210)은 알루미늄, 텅스텐, 또는 유사한 물질들과 같은 도체 물질로 이루어지는 것이 바람직하며, 스퍼터 증착 또는 유사한 기법들로 적용될 수 있다. 마스킹 단계는 상기 띠들(200과 210)을 패터닝하는데 사용된다.
본 발명에 따르는 상기 공정 흐름의 대안적인 실시예는 도 4와 10을 참조하명 이해할 수 있을 것이다. 본 실시예에서, 190'로 나타내어진 상기 매립된 국부 상호연결은 상감 공정으로 정의되는데, 제 1절연층(80)은 사진식각적으로 패터닝되고 트랜치(290)를 형성하기위해 식각되는 마스크(280)로 덮여 있으며, 상기 매립된 국부 상호연결부(190')는 CVD 또는 유사 공정들로 증착될 수 있다. 도 10은 상기 마스크(280)를 적용하고 트랜치(290)를 정의하기위해 상기 마스크(280)를 패터닝하고 식각한다. 상기 트랜치(290)는 상기 매립형 국부 상호연결부(190')에 대한 원하는 규격에 따른다. 도체 물질은 상기 매립된 국부 상호연결부(190')를 설정하기위해서 상기 트랜치(290) 내에 증착될 것이다. 상기 마스크(280)로 선택되는 물질은 상기 트랜치(290)로 도체 물질을 증착하기위한 CVD 공정과 연관되는 온도를 견딜 수 있어야만 한다. 이러한 관점에서, 상기 마스크(280)는 CVD 또는 열산화에의해 상기 층(80) 상에 적용될 수 있는 실리콘 다이옥사이드를 포함하는 것이 바람직하다. 그 다음, 상기 마스크(280)는 마스크되고 반응 이온 식각, 플라즈마 식각 또는 다른 적절한 이방성 식각 기법들로 이방성 식각되어 상기 트랜치(290)를 형성한다. 그 다음, 상기 매립된 국부 상호연결부(190')는 CVD를 통해 형성될 수 있고, 상기 마스크(280)는 상기 기판(20)의 전체 식각으로 제거된다. 상기 국부 상호연결부(190')의 정의에 이어서, 도 8과 9와 관련되어 상기 설명된 공정 흐름이 후속된다.
본 발명의 공정은 상기 실리콘-실리콘 다이옥사이드 인터페이스에, 혹은 그 하부에 국부 상호연결부 층들을 위치시키고, 집적된 회로의 활성 영역들 간 비교적 난잡하지 않은 STI 영역들을 제공한다. 상기 실리콘-실리콘 다이옥사이드 인터페이스 상부의 유용한 칩 영역은 일반적인 공정에서는 국부 상호연결이 차지하는 바가 컷지만, 이제는 다른 용도로 사용할 수 있을 것이다. 예를 들어서, 상기 인터페이스 상부의 비워진 영역은 부가적인 회로 요소들을 결합하기위해 사용될 수 있다. 유사하게, 금속화 외관 유연성도 개선될 수 있다. 상기 공정이 STI 트랜치 구조와 결합되면, 분리 기판 식각은 필요 없다.
상기 발명은 다양한 변경들과 대안적인 구조들에 의해 영향받기 쉬우며, 여기서 구체적으로 설명한 내용들과 도면들은 예시적인 방편으로써 특정 실시예를 보인 것이다. 그러나, 본 발명은 상기 설명된 특정한 형태로 제한되지 않는다는 것을 이해해야 한다. 또한, 본 발명은 첨부된 청구항들로 정의되는 본 발명의 사상 및 범위에 속하는 모든 변경들, 동등한 것들 및 대안들을 포괄한다.

Claims (14)

  1. 반도체 기판(20) 상에 매립된 국부 상호연결부(190)를 형성하는 방법에 있어서,
    상기 기판(20) 상에 트랜치(240)를 형성하는 단계와,
    상기 트랜치(240) 내에 제 1절연층(80)을 형성하는 단계와,
    상기 제 1절연층(80) 상에 도체층(350)을 형성하는 단계와,
    국부 상호연결층(190)을 정의하기위해 상기 도체층(250)의 일부를 제거하는 단계와, 그리고
    상기 국부 상호연결층(190)을 덮는 제 2절연층(270)을 형성하는 단계를 포함하는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  2. 제 1항에 있어서, 상기 도체층의 일부를 제거하는 단계는 마스크를 상기 도체층에 적용하는 단계와, 상기 국부 상호연결층의 외형을 정의하기위해 상기 마스크를 패터닝하는 단계와, 그리고 상기 도체층의 마스크되지 않은 부분을 식각하는 단계로 이루어지는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  3. 제 1항에 있어서, 상기 국부 상호연결층의 일부를 노출시키기위해 상기 제 2절연층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  4. 제 3항에 있어서, 상기 국부 상호연결부의 노출된 일부와 접촉하도록 상기 기판 상에 도체 띠를 형성하는 단계를 더 포함하는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  5. 반도체 기판(20) 상에 매립된 국부 상호연결부(190')를 형성하는 방법에 있어서,
    상기 기판(20) 상에 트랜치(240)를 형성하는 단계와,
    상기 트랜치(240) 내에 제 1절연층(80)을 형성하는 단계와,
    상기 제 1절연층(80)에 마스크(280)를 적용하는 단계와,
    상기 제 1절연층의 일부를 노출시키기 위해 상기 마스크(280)를 패터닝하는 단계와,
    상기 제 1절연층(80)의 노출된 일부 상에 도체층(190')을 형성하는 단계와,
    상기 마스크(280)를 제거하는 단계와, 그리고
    상기 도체층(190')을 덮으면서 상기 트랜치(240) 내에 제 2절연층(270)을 형성하는 단계를 포함하는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  6. 제 1항 또는 5항에 있어서, 상기 국부 상호연결층의 일부를 노출시키기위해 상기 제 2절연층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  7. 제 1항 또는 5항에 있어서, 상기 기판의 가장 높은 부분 상부에 약간만 남도록 상기 제 2절연층을 평탄화 하는 단계를 포함하는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  8. 제 3항 또는 6항에 있어서, 상기 국부 상호연결부의 노출된 일부와 접촉하도록 상기 기판 상에 도체 띠를 형성하는 단계를 더 포함하는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  9. 제 1항 또는 5항에 있어서, 상기 제 1도체층은 도프된 폴리실리콘을 포함하고, 상기 제 2절연층은 실리콘 다이옥사이드를 포함하는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  10. 제 1항 또는 5항에 있어서, 상기 제 1도체층은 도프된 폴리실리콘을 포함하고, 상기 제 2절연층은 실리콘 다이옥사이드를 포함하는 것을 특징으로 하는 매립된 국부 상호연결부 형성 방법.
  11. 집적된 회로(10)에 있어서,
    트랜치(240)가 내부에 형성된 기판(20)과,
    상기 트랜치(240)로 물리적으로 이격되면서 상기 기판(20) 상에 형성되는 제1및 제 2전자 회로들(60),(70)과,
    상기 트랜치(240) 내에 형성되는 제 1절연층(80)과,
    상기 제 1절연층(80) 상에 형성되는 제 2절연층(100)과, 그리고
    상기 제 1절연층(80) 상부와 상기 제 2절연층(100) 하부에 형성되는 국부 상호연결층(190)을 포함하며, 여기서 상기 국부 상호연결층(190)은 상기 제 1 및 제 2전기 회로들(60),(70) 간을 연결하는 것을 특징으로 하는 집적 회로.
  12. 제 11항에 있어서, 상기 제 1 및 제 2전자 회로들은 전계 효과 트랜지스터들인 것을 특징으로 하는 집적 회로.
  13. 제 11항에 있어서, 상기 국부 상호연결층은 도프된 폴리실리콘을 포함하는 것을 특징으로 하는 집적 회로.
  14. 제 11항에 있어서, 상기 국부 상호연결층을 제 1전자 요소와 연결하는 제 1도체 띠와, 상기 국부 상호연결층을 제 2전자 요소와 연결하는 제 2도체 띠를 포함하는 것을 특징으로 하는 집적 회로.
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