KR20010068782A - Method for forming contact of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 형성시 상부 층과 하부 층 사이의 전기적 접속을 위한 반도체 소자의 컨택 형성 방법에 관한 것이다.The present invention relates to a method for forming a semiconductor device, and more particularly, to a method for forming a contact for a semiconductor device for electrical connection between the upper layer and the lower layer in the formation of the semiconductor device.
반도체 소자의 고집적화에 따라 반도체 제조 공정의 패턴 피치 스케일-다운(pattern pitch scale-down), 즉 회로 선폭의 축소와 막질의 적층 수의 증가가 주요 관심사의 하나이다. 이러한 회로 선폭의 축소와 막질의 적층 수의 증가는 반도체 소자의 축소에 있어 중요한 역할을 하여 왔으며, 앞으로도 이러한 경향은 더욱 더 증폭될 것이다. 한편, 적층된 막질의 상부와 하부간의 전기적 접촉은 컨택(Contact)에 의해 구현되며, 컨택은 작으면서 상부의 배선층과의 오버랩 마진(overlap margin)은 크고 신뢰성 있는 전기적 접촉을 유지할 수 있는 방법에 대해서 많은 연구가 이루어지고 있다.With high integration of semiconductor devices, pattern pitch scale-down of semiconductor manufacturing processes, that is, reduction of circuit line width and increase in the number of layers of film quality are one of the main concerns. This reduction in circuit line width and the increase in the number of layers of film quality have played an important role in the reduction of semiconductor devices, and this trend will be further amplified in the future. On the other hand, the electrical contact between the top and the bottom of the laminated film is implemented by the contact (Contact), the contact is small and the overlap margin (overlap margin) with the upper wiring layer is large and reliable how to maintain the electrical contact Much research is being done.
한편, 컨택은 그 종류에 따라 적층 막질과 그 수가 틀려질 수 있으나, 컨택을 형성하는 공정 자체는 거의 동일하므로 도 1 내지 도 6에 도시된 바와 같이 실리콘 기판의 상부면에 접촉하는 컨택을 형성하는 방법을 예를 들어 설명하겠다. 즉, 실리콘 기판의 상부면에 형성된 도핑 영역과 배선층을 연결하기 위해서 컨택을 형성하는 방법을 예를 들어 설명하겠다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 가리킨다.On the other hand, the number of contacts may be different in the number and the number of laminated films according to the kind, but the process of forming the contact itself is almost the same method of forming a contact in contact with the upper surface of the silicon substrate as shown in Figs. I will explain with an example. That is, a method of forming a contact for connecting the doped region and the wiring layer formed on the upper surface of the silicon substrate will be described as an example. On the other hand, the same reference numerals throughout the drawings indicate the same components.
먼저 도 1에 도시된 바와 같이 도핑 영역(11)이 형성된 실리콘 기판(10)의 상부면에 두 층의 절연층(12, 14)을 형성한다. 즉, 실리콘 기판(10)의 상부면에 형성된 도핑 영역(11)을 보호하기 위한 완충(buffer) 역할을 하는 제 1 절연층(12)과, 제 1 절연층(12) 상부에 평탄화 막질인 제 2 절연층(14)을 소정의 두께로 형성한다. 통상적으로 제 1 절연층(12)으로는 PEOX(Plasma Enhanced OXide)가 사용되고, 제 2 절연층(14)으로는 BPSG(Boron Phosphorus Silicate Glass)가 사용된다.First, as shown in FIG. 1, two insulating layers 12 and 14 are formed on an upper surface of the silicon substrate 10 on which the doped regions 11 are formed. That is, the first insulating layer 12 serving as a buffer for protecting the doped region 11 formed on the upper surface of the silicon substrate 10 and the first flattening film quality on the first insulating layer 12. 2 Insulating layer 14 is formed to a predetermined thickness. Typically, PEOX (Plasma Enhanced Oxide) is used as the first insulating layer 12, and BPSG (Boron Phosphorus Silicate Glass) is used as the second insulating layer 14.
다음으로 도 2에 도시된 바와 같이 컨택 홀(18; contact hole)을 형성하는 공정을 진행한다. 컨택 홀(18)을 형성하는 공정은 통상적인 감광막을 이용한 건식 식각 공정으로 진행된다. 컨택 홀(18)은 도핑 영역(11)이 형성된 실리콘 기판(10)의 상부면이 노출되게 그 상부의 제 2 절연층(14)과 제 1 절연층(12)을 차례로 건식 식각하여 형성한다. 건식 식각은 이방성의 특성을 갖기 때문에, 컨택 홀(18)의 내벽은 실리콘 기판(10)의 상부면에 대하여 수직으로 형성된다. 이때, 노출된 도핑 영역(11)의 상부면에는 얇게 실리콘 산화막(16)이 형성된다.Next, as shown in FIG. 2, a process of forming a contact hole 18 is performed. The process of forming the contact hole 18 proceeds to a dry etching process using a conventional photosensitive film. The contact hole 18 is formed by sequentially etching the second insulating layer 14 and the first insulating layer 12 thereon to expose the top surface of the silicon substrate 10 having the doped region 11 formed thereon. Since dry etching has anisotropy, the inner wall of the contact hole 18 is formed perpendicular to the upper surface of the silicon substrate 10. In this case, a thin silicon oxide film 16 is formed on the exposed upper surface of the doped region 11.
다음으로 도 3에 도시된 바와 같이 실리콘 산화막(도 2의 16)을 습식 식각으로 제거하는 공정을 진행한다. 즉, 컨택 홀(18)에 노출된 도핑 영역(11)과 금속 기저층 사이의 양호한 결합력을 확보하기 위해서, 노출된 도핑 영역(11) 상의 실리콘 산화막을 제거하는 공정을 진행한다. 이때, 제 1 절연층(12) 및 제 2 절연층(14) 또한 산화물이기 때문에 습식 식각시 컨택 홀(18)의 내벽도 일부분 식각되는데, 제 1 절연층(12)이 제 2 절연층(14)보다 식각률(etch rate)이 느려 제 1 절연층(12)이 형성하는 컨택 홀의 내벽(17)이 제 2 절연층(14)이 형성하는 컨택 홀의 내벽(19)보다 좁게 형성된다.Next, as shown in FIG. 3, the process of removing the silicon oxide film 16 (FIG. 2) by wet etching is performed. That is, in order to secure a good bonding force between the doped region 11 exposed to the contact hole 18 and the metal base layer, a process of removing the silicon oxide film on the exposed doped region 11 is performed. At this time, since the first insulating layer 12 and the second insulating layer 14 are also oxides, the inner wall of the contact hole 18 is partially etched during the wet etching, and the first insulating layer 12 is the second insulating layer 14. Since the etch rate is lower than that of the contact hole, the inner wall 17 of the contact hole formed by the first insulating layer 12 is narrower than the inner wall 19 of the contact hole formed by the second insulating layer 14.
다음으로 도 4에 도시된 바와 같이 금속 기저층(21; under bump metal; UBM)을 형성하는 공정을 진행한다. 컨택 홀(18)을 포함한 제 2 절연층(14)의 상부면에 금속 기저층(21)을 형성한다.Next, as shown in FIG. 4, a process of forming an under bump metal (UBM) 21 is performed. The metal base layer 21 is formed on the upper surface of the second insulating layer 14 including the contact hole 18.
다음으로 도 5에 도시된 바와 같이 컨택을 형성하는 컨택 금속층(23)을 형성하는 단계를 진행한다. 컨택 홀을 충전할 수 있도록 금속 기저층(21) 상에 컨택 금속층(23)을 형성한다. 컨택 금속층(23)으로는 텅스텐(W)이 주로 사용된다.Next, as shown in FIG. 5, a step of forming a contact metal layer 23 forming a contact is performed. The contact metal layer 23 is formed on the metal base layer 21 to fill the contact holes. Tungsten (W) is mainly used as the contact metal layer 23.
마지막으로 도 6에 도시된 바와 같이 금속 배선층(25)을 형성하는 공정을 진행한다. 제 2 절연층(14) 상의 금속 기저층(21) 상부의 컨택 금속층을 제거하는 에치 백(etch back) 공정을 진행하여 컨택(22)을 형성하고 나서, 배선 금속층을 실리콘 기판(10)의 전면에 형성한 이후에 패터닝하여 컨택(22)에 접속되는 금속 배선층(25)을 형성한다. 컨택을 컨택 플러그(contact plug) 또는 컨택 홀에 충전된 재질에 따라 텅스텐 플러그(tungsten plug)라고도 한다.Finally, as shown in FIG. 6, the process of forming the metal wiring layer 25 is performed. After forming the contact 22 by performing an etch back process of removing the contact metal layer on the metal base layer 21 on the second insulating layer 14, the wiring metal layer is formed on the entire surface of the silicon substrate 10. After formation, patterning is performed to form a metal wiring layer 25 connected to the contact 22. The contact is also called a tungsten plug, depending on the contact plug or the material filled in the contact hole.
전술된 바와 같은 형성 방법에 의해 형성된 컨택(22)은 상부는 넓고 하부는 좁기 때문에, 컨택(22)에 열적 또는 전기적 스트레스와 같은 물리적인 스트레스가 작용할 경우 컨택(22)의 하부가 도핑 영역(11)과 절연층(12, 14)에서 들뜨는 불량이 발생될 수 있다. 즉, 물리적인 스트레스가 컨택(22)에 작용할 경우에, 컨택(22)과 이를 둘러싸는 절연층들(12, 14) 사이의 열팽창 계수의 차이에 의해 접촉 면적이 좁은 컨택(22) 하부와 도핑 영역(11) 사이의 접촉 신뢰성이 나빠지게 되고, 더불어 컨택(22) 상부와 접촉된 금속 배선층(25)이 팽창과 수축을 반복하면서컨택(22)을 도핑 영역(11)의 상부면에서 들뜨게 하여 컨택(22)이 뚫리지 않은 효과 같은 컨택 낫 오픈(contact not open) 유형의 불량을 유발한다.Since the contact 22 formed by the forming method as described above is wide at the top and narrow at the bottom, the lower portion of the contact 22 is the doped region 11 when a physical stress such as thermal or electrical stress is applied to the contact 22. ) And the insulators 12 and 14 may be lifted. That is, when physical stress acts on the contact 22, the lower contact area doped with the contact 22 having a narrow contact area due to a difference in thermal expansion coefficient between the contact 22 and the insulating layers 12 and 14 surrounding the contact 22. The contact reliability between the regions 11 is deteriorated, and the metal wiring layer 25 in contact with the upper portion of the contact 22 lifts the contact 22 from the upper surface of the doped region 11 while repeating expansion and contraction. Contact 22 causes a failure of the contact not open type, such as an unbreakable effect.
따라서, 이러한 유형의 불량은 물리적인 스트레스가 원인이기 때문에, 이를 해소하기 위해서 컨택이 들뜨지 않게 잡아줄 수 있는 앵커(anchor) 구조 즉, 중간 부분에 비하여 상부와 하부는 좁게 컨택을 형성하는 방법도 있다. 앵커 구조의 컨택을 형성하는 방법은, 먼저 도 1 내지 도 6에 개시된 바와 같은 공정 중에서 배선 금속층을 형성하기 전까지의 공정을 진행하여 제 1 컨택을 형성하는 공정을 진행한다. 다음으로, 제 2 절연층의 상부를 포함한 제 1 컨택의 상부에 제 3 절연층을 형성하고, 사진 식각 공정으로 제 2 절연층 사이에 노출된 제 1 컨택의 상부면보다는 좁게 제 1 컨택의 상부면이 노출되게 제 3 절연층에 컨택 홀을 형성한 후에, 도 2 내지 도 6에 개시된 공정을 진행하여 제 1 컨택의 상부면보다는 좁은 제 2 컨택을 형성한다.Therefore, since this type of defect is caused by physical stress, there is also an anchor structure that can keep the contact from lifting to solve the problem. . In the method of forming a contact having an anchor structure, first, a process of forming the first contact is performed by proceeding the process until the wiring metal layer is formed in the process as disclosed in FIGS. 1 to 6. Next, a third insulating layer is formed on the first contact including the top of the second insulating layer, and the upper portion of the first contact is narrower than the top surface of the first contact exposed between the second insulating layers by a photolithography process. After forming the contact holes in the third insulating layer to expose the surface, the process disclosed in FIGS. 2 to 6 is performed to form a second contact narrower than the upper surface of the first contact.
그러나, 이러한 앵커 구조의 컨택의 형성 방법은, 제 1 컨택과 제 2 컨택을 각기 형성하기 때문에 공정수가 거의 두배로 증가한다. 그리고, 컨택의 크기가 작아질 때는 제 2 컨택이 최소 크기를 결정하게 되므로(즉, 제 1 컨택이 제 2 컨택보다 커야 함으로) 반도체 소자 크기의 축소에 걸림돌이 된다.However, the method of forming the contact of the anchor structure almost doubles the number of processes since the first contact and the second contact are respectively formed. In addition, when the size of the contact becomes small, the second contact determines the minimum size (that is, because the first contact must be larger than the second contact), thereby preventing the size of the semiconductor device.
따라서, 본 발명의 목적은 한번의 컨택 형성 방법으로 앵커 구조의 컨택을 형성하는 방법을 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a method for forming a contact of an anchor structure by a single contact forming method.
본 발명의 다른 목적은, 많은 공정을 추가하지 않더라도 앵커 구조의 컨택을형성하는 방법을 제공하는 데 있다.Another object of the present invention is to provide a method for forming a contact of an anchor structure without adding many steps.
도 1 내지 도 6은 종래기술에 따른 반도체 소자의 컨택을 형성하는 단계를 보여주는 도면들로서,1 to 6 are diagrams showing a step of forming a contact of a semiconductor device according to the prior art,
도 1은 상부면에 두 층의 절연층이 형성된 실리콘 기판을 보여주는 단면도,1 is a cross-sectional view illustrating a silicon substrate having two insulating layers formed on an upper surface thereof;
도 2는 건식 식각 공정에 의해 컨택 홀이 형성된 상태를 보여주는 단면도,2 is a cross-sectional view showing a state in which a contact hole is formed by a dry etching process;
도 3은 습식 식각 공정에 의해 실리콘 산화막이 제거된 상태를 보여주는 단면도,3 is a cross-sectional view showing a state in which a silicon oxide film is removed by a wet etching process;
도 4는 금속 기저층이 형성된 상태를 보여주는 단면도,4 is a cross-sectional view showing a state in which a metal base layer is formed;
도 5는 컨택 홀이 컨택 금속층으로 채워진 상태를 보여주는 단면도,5 is a cross-sectional view showing a state in which a contact hole is filled with a contact metal layer;
도 6은 컨택 및 금속 배선층이 형성된 상태를 보여주는 단면도,6 is a cross-sectional view showing a state where a contact and a metal wiring layer are formed;
도 7 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자의 컨택을 형성하는 단계를 보여주는 도면들로서,7 to 12 are diagrams illustrating a step of forming a contact of a semiconductor device according to a first embodiment of the present invention;
도 7은 도 1의 제 2 절연층 상에 제 3 절연층이 형성된 상태를 보여주는 단면도,7 is a cross-sectional view illustrating a state in which a third insulating layer is formed on the second insulating layer of FIG. 1;
도 8은 건식 식각 공정에 의해 컨택 홀이 형성된 상태를 보여주는 단면도,8 is a cross-sectional view showing a state in which a contact hole is formed by a dry etching process;
도 9는 습식 식각 공정에 의해 실리콘 산화막이 제거된 상태를 보여주는 단면도,9 is a cross-sectional view illustrating a state in which a silicon oxide film is removed by a wet etching process;
도 10은 금속 기저층이 형성된 상태를 보여주는 단면도,10 is a cross-sectional view showing a state in which a metal base layer is formed;
도 11은 컨택 홀이 컨택 금속층으로 채워진 상태를 보여주는 단면도,11 is a cross-sectional view showing a state in which a contact hole is filled with a contact metal layer;
도 12는 컨택 및 금속 배선층이 형성된 상태를 보여주는 단면도,12 is a cross-sectional view showing a state where a contact and a metal wiring layer are formed;
도 13 내지 도 18은 본 발명의 제 2 실시예에 따른 반도체 소자의 컨택을 형성하는 단계를 보여주는 도면들로서,13 to 18 illustrate a step of forming a contact of a semiconductor device according to a second embodiment of the present invention.
도 13은 도 1의 제 2 절연층에 이온을 주입하는 단계를 보여주는 단면도,FIG. 13 is a cross-sectional view illustrating a step of implanting ions into a second insulating layer of FIG. 1;
도 14는 건식 식각 공정에 의해 컨택 홀이 형성된 상태를 보여주는 단면도,14 is a cross-sectional view showing a state in which a contact hole is formed by a dry etching process;
도 15는 습식 식각 공정에 의해 실리콘 산화막이 제거된 상태를 보여주는 단면도,15 is a cross-sectional view illustrating a state in which a silicon oxide film is removed by a wet etching process;
도 16은 금속 기저층이 형성된 상태를 보여주는 단면도,16 is a cross-sectional view showing a state in which a metal base layer is formed;
도 17은 컨택 홀이 컨택 금속층으로 채워진 상태를 보여주는 단면도,17 is a cross-sectional view showing a state in which a contact hole is filled with a contact metal layer;
도 18은 컨택 및 금속 배선층이 형성된 상태를 보여주는 단면도이다.18 is a cross-sectional view illustrating a state where a contact and a metal wiring layer are formed.
* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing
10, 30, 50 : 실리콘 기판 11, 31, 51 : 도핑 영역10, 30, 50: silicon substrate 11, 31, 51: doped region
12, 32, 52 : 제 1 절연층 14, 34, 54 : 제 2 절연층12, 32, 52: 1st insulating layer 14, 34, 54: 2nd insulating layer
16, 36, 56 : 실리콘 산화막 18, 38, 58 : 컨택 홀16, 36, 56: silicon oxide films 18, 38, 58: contact hole
21, 41, 61 : 금속 기저층 22, 42, 62 : 컨택21, 41, 61: metal base layer 22, 42, 62: contact
23, 43, 63 :컨택 금속층 25, 45, 65 : 금속 배선층23, 43, 63: contact metal layer 25, 45, 65: metal wiring layer
35 : 제 3 절연층35: third insulating layer
상기 목적을 달성하기 위하여, 본 발명은 반도체 소자의 컨택 형성 방법으로, (a) 상부면에 제 1 절연층, 제 2 절연층 및 제 3 절연층을 차례로 형성하되, 상기 제 2 절연층은 상기 제 1 절연층 및 제 3 절연층에 비하여 식각률이 큰 절연물로 형성된 실리콘 기판을 준비하는 단계와; (b) 상기 실리콘 기판의 상부면이 노출되게 상기 절연층들을 건식 식각하여 컨택 홀을 형성하는 단계와; (c) 상기 컨택 홀에 노출된 상기 실리콘 기판의 상부면에 형성된 실리콘 산화막을 제거하기 위해 습식 식각하는 단계와; (d) 상기 컨택 홀을 포함한 상기 제 3 절연층 상에 금속 기저층을 형성하는 단계와; (e) 상기 컨택 홀을 충전할 수 있도록 상기 금속 기저층 상에 컨택 금속층을 형성하는 단계; 및 (f) 상기 제 3 절연층 상의 금속 기저층 상부의 상기 컨택 금속층을 제거하여 컨택을 형성하는 단계;를 포함하며, 상기 (c) 단계에서, 상기 컨택 홀에 노출된 상기 제 2 절연층이 상기 제 1 및 제 3 절연층에 비하여 안쪽으로 더 많이 습식 식각되어 상기 (f) 단계에서 상기 컨택 홀에 형성되는 컨택을 견고하게 고정하는 것을 특징으로 하는 반도체 소자의 컨택 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a contact of a semiconductor device, (a) sequentially forming a first insulating layer, a second insulating layer and a third insulating layer on the upper surface, wherein the second insulating layer is Preparing a silicon substrate formed of an insulating material having a larger etching rate than the first insulating layer and the third insulating layer; (b) dry etching the insulating layers to expose a top surface of the silicon substrate to form a contact hole; (c) wet etching to remove the silicon oxide film formed on the upper surface of the silicon substrate exposed to the contact hole; (d) forming a metal base layer on the third insulating layer including the contact hole; (e) forming a contact metal layer on the metal base layer to fill the contact hole; And (f) removing the contact metal layer over the metal base layer on the third insulating layer to form a contact. In step (c), the second insulating layer exposed to the contact hole is It provides a method of forming a contact of a semiconductor device, characterized in that the wet etching more inward than the first and third insulating layer to firmly fix the contact formed in the contact hole in the step (f).
본 발명의 형성 방법에 따른 (f) 단계 이후에, (g) 컨택에 접촉되게 금속 기저층 상에 배선 금속층을 형성하는 단계와; (h) 배선 금속층을 패터닝하여 컨택에 접촉되는 금속 배선층을 형성하는 단계;를 더 진행할 수 있다.After step (f) according to the forming method of the present invention, (g) forming a wiring metal layer on the metal base layer in contact with the contact; (h) patterning the wiring metal layer to form a metal wiring layer in contact with the contact.
그리고, 본 발명에 따른 제 1 절연층 및 제 3 절연층은 PEOX이며, 제 2 절연층은 BPSG로 형성하는 것이 바람직하다.The first insulating layer and the third insulating layer according to the present invention are PEOX, and the second insulating layer is preferably formed of BPSG.
본 발명은 또한, 반도체 소자의 컨택 형성 방법으로, (a) 상부면에 완충 역할을 하는 제 1 절연층과, 상기 제 1 절연층 상부에 평탄화 막질인 제 2 절연층이 차례로 형성된 실리콘 기판을 준비하는 단계와; (b) 상기 제 2 절연층의 중간 부분에 이온을 주입하는 단계와; (c) 상기 실리콘 기판의 상부면이 노출되게 상기 절연층들을 건식 식각하여 컨택 홀을 형성하는 단계와; (d) 상기 컨택 홀에 노출된 상기 실리콘 기판의 상부면에 형성된 실리콘 산화막을 제거하기 위해 습식 식각하는 단계와; (e) 상기 컨택 홀을 포함한 상기 제 2 절연층 상에 금속 기저층을 형성하는 단계와; (f) 상기 컨택 홀을 충전할 수 있도록 상기 금속 기저층 상에 컨택 금속층을 형성하는 단계와; (g) 상기 제 2 절연층 상의 금속 기저층 상부의 상기 컨택 금속층을 제거하여 컨택을 형성하는 단계;를 포함하며, 상기 (d) 단계에서, 상기 컨택 홀에 노출된 상기 제 2 절연층의 상단부 및 하단부에 비하여 이온이 주입된 상기 제 2 절연층의 중간 부분이 상기 컨택 홀의 내벽 안쪽으로 더 많이 습식 식각되어 상기 (g) 단계에서 상기 컨택 홀에 형성되는 컨택을 견고하게 고정하는 것을 특징으로 하는 반도체 소자의 컨택 형성 방법을 제공한다.The present invention also provides a method for forming a contact of a semiconductor device, comprising: (a) preparing a silicon substrate having a first insulating layer acting as a buffer on an upper surface thereof, and a second insulating layer having a planarization film quality formed on the first insulating layer in that order; Making a step; (b) implanting ions into a middle portion of the second insulating layer; (c) dry etching the insulating layers to expose a top surface of the silicon substrate to form a contact hole; (d) wet etching to remove the silicon oxide film formed on the upper surface of the silicon substrate exposed to the contact hole; (e) forming a metal base layer on the second insulating layer including the contact hole; (f) forming a contact metal layer on the metal base layer to fill the contact hole; (g) removing the contact metal layer over the metal base layer on the second insulating layer to form a contact; in step (d), an upper end of the second insulating layer exposed to the contact hole and A middle portion of the second insulating layer implanted with ions compared to a lower end portion is more wet-etched into the inner wall of the contact hole to firmly fix the contact formed in the contact hole in the step (g). Provided is a method for forming a contact of a device.
본 발명에 따른 제 1 절연층은 PEOX이며, 제 2 절연층은 BPSG이며, (b) 단계에서 주입되는 이온으로 붕소(B) 또는 인(P) 이온을 사용하는 것이 바람직하다.The first insulating layer according to the present invention is PEOX, the second insulating layer is BPSG, it is preferable to use boron (B) or phosphorus (P) ions as ions implanted in step (b).
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 7 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자의 컨택을 형성하는 단계를 보여주는 도면들이다. 이때, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 가리킨다.7 to 12 are diagrams illustrating a step of forming a contact of a semiconductor device according to a first embodiment of the present invention. At this time, the same reference numerals throughout the drawings indicate the same components.
먼저 도 7에 도시된 바와 같이 도핑 영역(31)이 형성된 실리콘 기판(30)의 상부면에 세 층의 절연층(32, 34, 35)을 차례로 형성한다. 즉, 실리콘 기판(30)의 상부면에 형성된 도핑 영역(31)을 보호하기 위한 완충(buffer) 역할을 하는 제 1 절연층(32)과, 제 1 절연층(32) 상부에 평탄화 막질인 제 2 절연층(34)을 소정의 두께로 형성한 다음, 제 2 절연층(34)에 비해서 식각률이 느린 절연물로 제 3 절연층(35)을 형성한다. 본 발명의 실시예에서는 제 1 절연층(32)과 동일한 절연물로 제 3 절연층(35)을 형성하였다. 예를 들면, 제 1 및 제 3 절연층(32, 35)으로 PEOX를 사용하고, 제 2 절연층(34)으로 BPSG를 사용한다. 한편, 제 3 절연층(35)을 형성한 이유는 앵커 구조의 컨택을 형성하기 위해서이며 상세한 설명은 후술하겠다.First, as shown in FIG. 7, three insulating layers 32, 34, and 35 are sequentially formed on the upper surface of the silicon substrate 30 on which the doped regions 31 are formed. That is, the first insulating layer 32 serving as a buffer to protect the doped region 31 formed on the upper surface of the silicon substrate 30 and the first flattening film quality on the first insulating layer 32. The second insulating layer 34 is formed to a predetermined thickness, and then the third insulating layer 35 is formed of an insulating material having a lower etch rate than the second insulating layer 34. In the embodiment of the present invention, the third insulating layer 35 is formed of the same insulating material as the first insulating layer 32. For example, PEOX is used as the first and third insulating layers 32 and 35 and BPSG is used as the second insulating layer 34. The reason why the third insulating layer 35 is formed is to form the contact of the anchor structure, which will be described later.
다음으로 도 8에 도시된 바와 같이 컨택 홀(38)을 형성하는 공정을 진행한다. 컨택 홀(38)을 형성하는 공정은 통상적인 감광막을 이용한 건식 식각 공정으로 진행된다. 컨택 홀(38)은 도핑 영역(31)이 형성된 실리콘 기판(30)의 상부면이 노출되게 그 상부의 제 1 내지 제 3 절연층(32, 34, 35)을 차례로 건식 식각하여 형성한다. 건식 식각은 이방성의 특성을 갖기 때문에, 컨택 홀(38)의 내벽은 실리콘 기판(30)의 상부면에 대하여 수직으로 형성된다. 이때, 노출된 도핑 영역(31)의 상부면에는 얇게 실리콘 산화막(36)이 형성된다.Next, as shown in FIG. 8, the process of forming the contact hole 38 is performed. The process of forming the contact hole 38 proceeds to a dry etching process using a conventional photosensitive film. The contact hole 38 is formed by sequentially etching the first to third insulating layers 32, 34, and 35 on the upper surface of the silicon substrate 30 on which the doped region 31 is formed. Since dry etching has anisotropy, the inner wall of the contact hole 38 is formed perpendicular to the upper surface of the silicon substrate 30. In this case, a thin silicon oxide layer 36 is formed on the exposed upper surface of the doped region 31.
다음으로 도 9에 도시된 바와 같이 실리콘 산화막(도 8의 36)을 습식 식각으로 제거하는 공정을 진행한다. 즉, 컨택 홀(38)에 노출된 도핑 영역(31)과 금속 기저층 사이의 양호한 결합력을 확보하기 위해서, 노출된 도핑 영역(31) 상의 실리콘 산화막을 제거하는 공정을 진행한다. 이때, 제 1 내지 3 절연층(32, 34, 35) 또한 산화물이기 때문에 습식 식각시 컨택 홀(38)의 내벽도 일부분 식각되는데, 제 1 및 제 3 절연층(32, 35)이 제 2 절연층(34)보다 식각률이 느려 제 1 및 제 3 절연층(32, 35)이 형성하는 컨택 홀의 내벽(37a, 37b)이 제 2 절연층(34)이 형성하는 컨택 홀의 내벽(39)보다 좁게 형성된다. 즉, 컨택 홀(38)의 내벽이 상기 제 1 및 제 3 절연층(32, 35)의 내벽(37a, 37b)에 대하여 상기 제 2 절연층(34)의 내벽(39)이 안쪽으로 들어간 요(凹)부 형상을 갖는다.Next, as shown in FIG. 9, a process of removing the silicon oxide layer 36 in FIG. 8 by wet etching is performed. That is, in order to secure a good bonding force between the doped region 31 exposed to the contact hole 38 and the metal base layer, a process of removing the silicon oxide film on the exposed doped region 31 is performed. In this case, since the first to third insulating layers 32, 34, and 35 are also oxides, the inner walls of the contact holes 38 are partially etched during the wet etching, and the first and third insulating layers 32 and 35 are secondly insulated. Since the etching rate is slower than that of the layer 34, the inner walls 37a and 37b of the contact holes formed by the first and third insulating layers 32 and 35 are narrower than the inner wall 39 of the contact holes formed by the second insulating layer 34. Is formed. In other words, the inner wall 39 of the contact hole 38 has the inner wall 39 of the second insulating layer 34 inwardly opposed to the inner walls 37a and 37b of the first and third insulating layers 32 and 35. (Iii) It has a part shape.
따라서, 제 1 절연층(32)과 동일한 식각률을 갖는 제 3 절연층(35)을 미리 형성함으로써, 컨택을 형성하는 공정 중 실리콘 산화막을 제거하는 습식 식각 공정에서 컨택 홀(38)은 요부 형상의 앵커 구조로 형성할 수 있다. 즉, 제 3 절연층(35)을 형성하는 공정의 추가로 앵커 구조의 컨택 홀(38)을 형성할 수 있다.Accordingly, by forming the third insulating layer 35 having the same etching rate as that of the first insulating layer 32 in advance, the contact hole 38 has a recessed shape in the wet etching process of removing the silicon oxide film during the process of forming the contact. It can be formed in an anchor structure. That is, the contact hole 38 of the anchor structure may be formed in addition to the process of forming the third insulating layer 35.
다음으로 도 10에 도시된 바와 같이 금속 기저층(41)을 형성하는 공정을 진행한다. 컨택 및 배선 금속층을 형성하기 전에 컨택 및 배선 금속층의 접착층, 확산 장벽층, 도금 기초층으로 이용될 금속 기저층(41)을 컨택 홀(38)을 포함한 제 3 절연층(35)의 상에 형성한다.Next, as shown in FIG. 10, a process of forming the metal base layer 41 is performed. Prior to forming the contact and wiring metal layers, a metal base layer 41 to be used as an adhesive layer, a diffusion barrier layer, and a plating base layer of the contact and wiring metal layers is formed on the third insulating layer 35 including the contact holes 38. .
다음으로 도 11에 도시된 바와 같이 컨택을 형성하는 컨택 금속층(43)을 형성하는 단계를 진행한다. 컨택 홀을 충전할 수 있도록 금속 기저층(41) 상에 컨택 금속층(43)을 형성한다. 컨택 금속층(43)으로는 텅스텐(W)이 주로 사용된다.Next, as shown in FIG. 11, a process of forming a contact metal layer 43 forming a contact is performed. The contact metal layer 43 is formed on the metal base layer 41 to fill the contact holes. Tungsten (W) is mainly used as the contact metal layer 43.
마지막으로 도 12에 도시된 바와 같이 금속 배선층(45)을 형성하는 공정을 진행한다. 제 3 절연층(35) 상의 금속 기저층(41) 상부의 컨택 금속층(도 11의 43)을 제거하는 에치 백 공정을 진행하여 컨택 홀에만 컨택 금속층이 충전된 컨택(42)을 형성하고 나서, 배선 금속층을 실리콘 기판(30)의 전면에 형성한 이후에 패터닝하여 컨택(42)에 접속되는 금속 배선층(45)을 형성한다.Finally, as shown in FIG. 12, the process of forming the metal wiring layer 45 is performed. An etch back process is performed to remove the contact metal layer (43 in FIG. 11) on the metal base layer 41 on the third insulating layer 35 to form the contact 42 filled with the contact metal layer only in the contact hole, and then the wiring. The metal layer is formed on the entire surface of the silicon substrate 30 and then patterned to form a metal wiring layer 45 connected to the contact 42.
본 발명의 제 1 실시예에 따른 컨택(42) 형성 방법은 실리콘 산화막을 제거하는 습식 식각 공정에서 컨택 홀을 요철 형상의 앵커 구조로 형성할 수 있기 때문에, 한번의 컨택(42) 형성 방법으로 앵커 구조의 컨택(42)을 형성할 수 있는 방법을 제공한다. 더불어 추가적인 공정을 최소화하면서 앵커 구조의 컨택(42)을 형성할 수 있다. 즉, 본 발명은 앵커 구조의 컨택 홀을 먼저 형성한 이후에 컨택 홀에 컨택 금속층을 충전하여 컨택을 형성하는 방법을 채택하고 있다.In the method of forming the contact 42 according to the first embodiment of the present invention, since the contact hole may be formed in an uneven anchor structure in the wet etching process of removing the silicon oxide layer, the contact 42 may be anchored by one method of forming the contact 42. A method is provided that can form a contact 42 of a structure. In addition, it is possible to form the anchor structure contact 42 while minimizing the additional process. That is, the present invention adopts a method of forming a contact by filling the contact metal layer in the contact hole after forming the contact hole of the anchor structure first.
도 13 내지 도 18은 본 발명의 제 2 실시예에 따른 반도체 소자의 컨택을 형성하는 단계를 보여주는 도면들이다. 이때, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 가리킨다.13 to 18 are diagrams illustrating a step of forming a contact of a semiconductor device according to a second embodiment of the present invention. At this time, the same reference numerals throughout the drawings indicate the same components.
제 1 실시예에서는 제 2 절연층 상에 제 1 절연층과 동일한 물질로 제 3 절연층을 형성하여 앵커 구조의 컨택을 형성할 수 있는 방법을 제공하였지만, 제 2 실시예에서는 도 13에 도시된 바와 같이, 실리콘 기판(50)에 제 1 절연층(52)과 제 2 절연층(54)을 형성한 이후에, 제 2 절연층(54)에 이온을 주입하는 이온 주입 공정을 진행한다. 제 2 절연층(54)에 이온 주입 공정을 진행하는 이유는, 동일한 제 2 절연층(54)이라도 이온이 주입된 부분이 그렇지 않은 부분에 비하여 식각률을 빠르게 할 수 있기 때문이다. 즉, 제 2 절연층(54) 두께의 약 1/2 지점인 중간 부분에 들어갈 수 있는 에너지로 진행하여, 도펀트(dopant) 예를 들면, 붕소(B) 이온 또는 인(P) 이온의 농도가 제 2 절연층(54)의 중간 부분에 가장 높게 한다.In the first embodiment, a method of forming a contact having an anchor structure by forming a third insulating layer on the second insulating layer with the same material as the first insulating layer is provided. As described above, after the first insulating layer 52 and the second insulating layer 54 are formed on the silicon substrate 50, an ion implantation process of implanting ions into the second insulating layer 54 is performed. The reason why the ion implantation process is performed on the second insulating layer 54 is that even in the same second insulating layer 54, the etch rate can be increased faster than the portion where the ions are implanted is not. That is, it proceeds to the energy that can enter the middle portion of about half the thickness of the second insulating layer 54, so that the concentration of dopant, for example, boron (B) ions or phosphorus (P) ions, It is made highest in the middle of the second insulating layer 54.
다음으로 도 14에 도시된 바와 같이 제 1 및 제 2 절연층(52, 54)을 건식 식각하여 컨택 홀(58)을 형성한 다음, 도 15에 도시된 바와 같이 습식 식각하여 실리콘 기판(50)의 상부면에 형성된 실리콘 산화막(도 14의 56)을 제거한다. 이때, 컨택 홀(58)의 내벽에 노출된 제 2 절연층(54)이 제 1 절연층(52)보다는 너 많이 습식 식각되고, 특히, 도펀트의 농도가 높은 제 2 절연층(54)의 중간 부분에서의 식각률이 빠르기 때문에, 컨택 홀(58)의 내벽에 노출된 제 2 절연층(54)은 제 2 절연층(54)의 중간 부분이 가장 큰 내경을 갖는 항아리 모양으로 형성된다. 도면부호 57은 컨택 홀(58)에 노출된 제 1 절연층(52)의 내벽을 가리키고, 도면부호 59는 컨택 홀(58)에 노출된 항아리 모양의 제 2 절연층(54)의 내벽을 가리킨다.Next, as shown in FIG. 14, the first and second insulating layers 52 and 54 are dry-etched to form the contact holes 58, and then wet etching is performed as shown in FIG. 15 to form the silicon substrate 50. The silicon oxide film (56 in FIG. 14) formed on the upper surface of the substrate is removed. At this time, the second insulating layer 54 exposed to the inner wall of the contact hole 58 is wet-etched more than the first insulating layer 52, and in particular, the middle of the second insulating layer 54 having a high concentration of dopant. Since the etching rate at the portion is fast, the second insulating layer 54 exposed on the inner wall of the contact hole 58 is formed in a jar shape in which the middle portion of the second insulating layer 54 has the largest inner diameter. Reference numeral 57 denotes an inner wall of the first insulating layer 52 exposed to the contact hole 58, and reference numeral 59 denotes an inner wall of the jar-shaped second insulating layer 54 exposed to the contact hole 58. .
다음으로 진행되는 도 16의 금속 기저층(61)을 형성하는 공정과, 도 17의 컨택 금속층(63)을 형성하는 공정 및 도 18의 컨택(62) 및 금속 배선층(65)을 형성하는 공정은 제 1 실시예에 따른 공정과 동일한 순서로 진행된다.Next, the process of forming the metal base layer 61 of FIG. 16, the process of forming the contact metal layer 63 of FIG. 17, and the process of forming the contact 62 and the metal wiring layer 65 of FIG. It proceeds in the same order as the process according to the first embodiment.
본 발명의 제 2 실시예에 따른 컨택(62) 형성 방법은 실리콘 산화막을 제거하는 습식 식각 공정에서 컨택 홀을 항아리 모양의 앵커 구조로 형성할 수 있기 때문에, 한번의 컨택(62) 형성 방법으로 앵커 구조의 컨택(62)을 형성할 수 있는 방법을 제공하며, 더불어 추가적인 공정을 최소화하면서 앵커 구조의 컨택(62)을 형성할 수 있다.In the method of forming the contact 62 according to the second embodiment of the present invention, since the contact hole may be formed in a jar-shaped anchor structure in the wet etching process of removing the silicon oxide layer, the contact 62 may be anchored by a single method of forming the contact 62. Provided are methods for forming the contact 62 of the structure, and in addition, the contact 62 of the anchor structure can be formed while minimizing additional processing.
한편, 본 발명은 본 발명의 기술적 사상 즉, 앵커 구조의 컨택 홀을 형성한 이후에 그 컨택 홀을 컨택 금속층을 충전하여 컨택을 형성하는 방법으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. 본 발명의 범위는 특허청구범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.Meanwhile, the present invention can be implemented in various forms without departing from the technical idea of the present invention, that is, a method of forming a contact by filling a contact metal layer after forming a contact hole having an anchor structure. have. Therefore, the above-described embodiments are merely examples in all respects and should not be interpreted limitedly. The scope of the invention is indicated by the claims, and is not limited by the text of the specification. Again, all variations and modifications belonging to the equivalent scope of the claims are within the scope of the present invention.
따라서, 본 발명에 따른 컨택 홀의 형성 방법을 따르면, 한번의 컨택 형성 방법으로 앵커 구조의 컨택을 형성할 수 있으며, 더불어 추가적인 공정을 최소화하면서 앵커 구조의 컨택 홀의 형성할 수 있다.Therefore, according to the method for forming a contact hole according to the present invention, it is possible to form a contact of an anchor structure by a single contact forming method, and to form a contact hole of an anchor structure while minimizing an additional process.
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