KR100712487B1 - Via hole plug with reduced contact resistance and method thereof - Google Patents

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Abstract

접촉 저항을 줄일 수 있는 플러그 및 그 형성 방법이 개시된다. 하부 금속층인 알루미늄 막 사이에 식각 저지막인 티타늄 질화막을 삽입하여 비아홀의 깊이 방향으로는 티타늄 질화막에서 식각이 정지되고 비아홀의 폭 방향으로는 식각을 진행하여 비아홀 플러그와 하부 금속층의 접촉 면적을 넓혀서 하부 접촉 저항을 감소시킬수 있다.A plug and a method of forming the same that can reduce contact resistance are disclosed. Titanium nitride film, an etch stop layer, is inserted between the lower metal layer, and the etching stops in the titanium nitride film in the depth direction of the via hole, and the etching process is performed in the width direction of the via hole to enlarge the contact area between the via hole plug and the lower metal layer. The contact resistance can be reduced.

Description

접촉 저항을 줄일 수 있는 비아홀 플러그 및 그 형성 방법{Via hole plug with reduced contact resistance and method thereof}Via hole plug with reduced contact resistance and method

도 1a 내지 도 1c는 종래 기술에 따른 비아홀 플러그 형성 방법을 나타내는 공정 단면도들이다.1A to 1C are cross-sectional views illustrating a method of forming a via hole plug according to the related art.

도 2a 내지 도 2c는 본 발명에 따른 비아홀 플러그 형성 방법을 나타내는 공정 단면도들이다.2A to 2C are cross-sectional views illustrating a method of forming a via hole plug according to the present invention.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 접촉저항을 줄일 수 있는 비아홀 플러그 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a via hole plug capable of reducing contact resistance and a method of forming the same.

중앙처리장치와 같은 논리 소자나 반도체 메모리 소자의 동작 속도는 점점 빨라지고 있다. 비아홀 플러그의 저항 증가는 소자의 초고속 동작에 매우 큰 영향을 미친다. 중앙 처리 장치와 같은 논리소자에서 비아홀 플러그는 구리 다마신 기술을 적용하여 저항 감소에 효과를 보고 있다. 그러나 디램에서는 구리의 오염 문제로 비아홀 플러그 형성에 구리 다마신 기술을 적용하지 못하고 있다. 구리 다마신을 적용할 수 없는 반도체 소자에서, 0.2 mu m이하 비아홀에는 알루미늄 화 학 기상증착 기술을 적용함으로써, 플러그의 저항을 감소시킬 수 있으나, 비아홀 크기에 좌우되는 하부 금속층과 비아홀 플러그와의 접촉 저항은 감소시키지 못하고 있다.The operating speed of logic devices such as central processing units or semiconductor memory devices is getting faster. Increasing the resistance of the via hole plug has a significant impact on the device's ultrafast operation. In logic devices such as central processing units, the via-hole plugs are effective in reducing resistance by applying copper damascene technology. However, DRAM does not apply copper damascene technology to via hole plug formation due to copper contamination. In semiconductor devices where copper damascene is not applicable, via chemical vapor deposition technology can be applied to via holes below 0.2 mu m, but the resistance of the plug can be reduced, but the contact between the via hole plug and the lower metal layer depends on the via hole size. The resistance is not decreasing.

도 1a 내지 도 1c는 종래 기술에 의한 비아홀 플러그 형성 방법을 설명하기 위한 단면도이다. 1A to 1C are cross-sectional views illustrating a method of forming a via hole plug according to the prior art.

도 1a에서 반도체 기판(100)상에 확산 방지막(110), 알루미늄으로 이루어진 하부 금속층(120), 버퍼층(130) 및 층간 절연막(140)인 실리콘 산화막이 순차적으로 형성되어 있다. 절연막(140) 상부에 포토 레지스트 마스크(미도시)를 형성하고, 이를 이용하여 하부 금속층(120)이 노출될 때까지 절연막(140)과 버퍼층(130)을 건식식각하여 제1 개구부(150)를 형성한다. In FIG. 1A, a silicon oxide film, which is a diffusion barrier film 110, a lower metal layer 120 made of aluminum, a buffer layer 130, and an interlayer insulating layer 140, is sequentially formed on the semiconductor substrate 100. A photoresist mask (not shown) is formed on the insulating layer 140, and the first opening 150 is formed by dry etching the insulating layer 140 and the buffer layer 130 until the lower metal layer 120 is exposed. Form.

도 1b 및 도 1c에서 알루미늄만을 선택적으로 식각할 수 있는 습식 케미칼을 이용하여 하부 금속층(120)을 식각하여 제2 개구부(170)를 형성한다. 제2 개구부(170)에 의해 노출된 알루미늄 막 표면은 산화되어 산화 알루미늄 막이 형성되어 식각 전의 접촉 저항보다 높은 접촉 저항을 나타낸다. 제1 개구부(150)에 대응되는 산화 알루미늄막(160)을 인 시튜(In-situ) 공정으로 스퍼터링 식각하여 제3 개구부(180)를 형성하고 절연막(140) 상부 및 측벽, 제3 개구부 내(180)에 배리어 금속층(190)을 증착한다. 다음, 절연막(140) 상부, 제1 개구부, 제2 개구부 및 제3 개구부 내에 텅스텐 막 또는 알루미늄 막을 증착하고 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 또는 에치백하여 비아홀 플러그(200)를 형성한다. In FIGS. 1B and 1C, the lower metal layer 120 is etched using a wet chemical capable of selectively etching only aluminum to form a second opening 170. The aluminum film surface exposed by the second opening 170 is oxidized to form an aluminum oxide film, which exhibits a contact resistance higher than that of the contact before etching. The aluminum oxide layer 160 corresponding to the first opening 150 is sputtered and etched in an in-situ process to form the third opening 180, and the upper and sidewalls of the insulating layer 140 and the inside of the third opening ( A barrier metal layer 190 is deposited on 180. Next, a tungsten film or an aluminum film is deposited on the insulating layer 140, the first opening, the second opening, and the third opening, and the via hole plug 200 is formed by chemical mechanical polishing (CMP) or etching back.                         

그러데, 상술한 바와 같은 종래의 비아홀 플러그 형성 방법은 하부 금속층 표면에 산화막이 형성되어 산화막을 제거하는 공정이 요구된다.산화 막의 제거 공정에 있어서, 제거되는 산화막의 폭이 제1 개구부 폭에 의해 결정되므로, 하부 금속층과 플러그의 접촉면의 폭(A)이 제1 개구부의 폭에 의해 결정된다. 그리고, 비아홀 하부 측면에는 산화 알루미늄 막이 잔존하게 된다. 따라서, 비아홀 플러그는 높은 저항을 나타낸다.However, the conventional via hole plug forming method as described above requires an oxide film formed on the surface of the lower metal layer to remove the oxide film. In the oxide film removal process, the width of the oxide film to be removed is determined by the width of the first opening. Therefore, the width A of the contact surface of the lower metal layer and the plug is determined by the width of the first opening. The aluminum oxide film remains on the lower side of the via hole. Thus, the via hole plugs exhibit high resistance.

따라서, 본 발명이 이루고자 하는 기술적 과제는 비아홀 플러그와 하부 금속층과의 접촉 면적을 증가시켜 하부 접촉 저항을 줄일 수 있는 비아홀 플러그 및 그 형성 방법을 제공하는데 있다. Accordingly, an aspect of the present invention is to provide a via hole plug and a method of forming the same, which can reduce the bottom contact resistance by increasing the contact area between the via hole plug and the lower metal layer.

본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명에 따른 비아홀 플러그를 갖는 반도체 소자는 반도체 기판상에 형성된 제1 도전층, 제1 도전층 상에 형성되어 제1 도전층의 상면 일부를 노출시키는 제1 개구부를 구비하는 식각 저지막, 제1 개구부를 포함한 식각 저지막 상에 형성된 제2 도전층을 포함한다. 또한, 반도체 소자는 제2 도전층 상에 형성되고 제1 개구부에 대응하는 제2 개구부를 구비하는 층간 절연막과 제2 도전층을 구성하는 물질과 동일한 물질에 의해 상기 층간 절연막내에 구비된 상기 제2 개구부를 채우는 제3 도전층을 더 구비한다. 여기서, 제2 도전층 및 제3 도전층에 의해 비아홀 플러그가 형성된다.In order to achieve the technical problem to be achieved by the present invention, a semiconductor device having a via hole plug according to the present invention is formed on the first conductive layer, the first conductive layer formed on the semiconductor substrate to expose a portion of the upper surface of the first conductive layer An etch stop layer having a first opening to be formed, and a second conductive layer formed on the etch stop layer including the first opening. Further, the semiconductor element is formed on the second conductive layer and has the second interlayer insulating film having a second opening corresponding to the first opening and the second insulating film provided in the interlayer insulating film by the same material as the material constituting the second conductive layer. A third conductive layer is further provided to fill the opening. Here, the via hole plug is formed by the second conductive layer and the third conductive layer.

또한, 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판상 에 제1 도전층, 식각 저지막, 제2 도전층, 버퍼층 및 절연층을 순차적으로 형성한다. 절연층과 버퍼층의 일부분을 식각하여 제2 도전층의 상면 일부를 노출시키는 제1 개구부를 형성한다. 제2 도전층을 식각 저지막이 노출될 때까지 선택 식각하여 제2 도전층 내에 제1 개구부의 폭보다 넓은 제2 개구부를 형성한다. 제1 개구부에 대응되는 식각 저지막을 식각하여 식각 저지막 내에 제3 개구부를 형성한다. 제1 개구부, 제2 개구부 및 제3 개구부를 도전 물질로 채워 플러그를 형성한다. In addition, in order to achieve the technical problem of the present invention, the present invention sequentially forms a first conductive layer, an etch stop layer, a second conductive layer, a buffer layer and an insulating layer on a semiconductor substrate. A portion of the insulating layer and the buffer layer are etched to form a first opening that exposes a portion of the upper surface of the second conductive layer. The second conductive layer is selectively etched until the etch stop layer is exposed to form a second opening wider than the width of the first opening in the second conductive layer. An etch stop layer corresponding to the first opening is etched to form a third opening in the etch stop layer. The first opening, the second opening, and the third opening are filled with a conductive material to form a plug.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 본 발명의 개시가 완전해지도록 하며, 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are intended to complete the present disclosure and to provide a more complete description of the present invention to those skilled in the art. Elements denoted by the same reference numerals in the drawings means the same components. In addition, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween.

이하 도 2a 내지 도 2c를 참고로 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 2A to 2C.

도 2a에서 반도체 기판(300)상에 티타늄과 티타늄 질화막으로 이루어진 확산 방지막(310), 제1 도전층인 알루미늄 막(320), 티타늄 질화막(330), 제2 도전층인 알루미늄 막(340), 버퍼층인 티타늄 질화막(350) 및 층간 절연막인 실리콘 산화막(360)이 순차적으로 형성되어 있다. 티타늄 질화막(330)은 알루미늄의 선택 식각 시 제1 도전층(320)이 드러나지 않게 식각 깊이를 조절하는 식각 저지막이다. 식각 저지막 물질은 TaN, WN, TiSix, CoSix 또는 WSix이다. 식각 저지막의 위치는 비아홀의 크기에 좌우되나, 보통 제1 도전층의 두께와 제2 도전층의 두께의 비가 3:7 내지 7:3인 위치에 존재하는 것이 바람직하다. 실리콘 산화막(360)상부에 포토 레지스트 마스크(미도시)를 형성하고 제2 도전층(340)이 노출될 때까지 실리콘 산화막(360)과 티타늄 질화막(350)을 식각하여 제1 개구부(370)를 형성한다. In FIG. 2A, a diffusion barrier layer 310 made of titanium and a titanium nitride film, an aluminum film 320 as a first conductive layer, a titanium nitride film 330, and an aluminum film 340 as a second conductive layer are formed on the semiconductor substrate 300 in FIG. 2A. A titanium nitride film 350 as a buffer layer and a silicon oxide film 360 as an interlayer insulating film are sequentially formed. The titanium nitride layer 330 is an etch stop layer that controls the etching depth so that the first conductive layer 320 is not exposed when the aluminum is selectively etched. The etch stop material is TaN, WN, TiSix, CoSix or WSix. Although the position of the etch stop layer depends on the size of the via hole, it is usually preferable that the ratio of the thickness of the first conductive layer and the thickness of the second conductive layer is in a position of 3: 7 to 7: 3. A photoresist mask (not shown) is formed on the silicon oxide layer 360, and the silicon oxide layer 360 and the titanium nitride layer 350 are etched until the second conductive layer 340 is exposed to form the first opening 370. Form.

도 2b 및 도 2c에서 제1 도전층(340)인 알루미늄막만을 선택 식각하여 제2 개구부(380)를 형성한다. 식각 방법은 예를 들면, 습식 케미칼을 이용한다. 이 때, 제1 도전층(320)과 제2 도전층(340) 사이의 티타늄 질화막(330)에 의해 비아홀의 깊이 방향으로는 티타늄 질화막(330)에서 식각이 정지되고 비아홀의 폭 방향으로는 식각이 진행된다. 따라서, 제2 개구부(380)의 폭이 제1 개구부(370)의 폭보다 넓게 식각이 진행된다. 또한, 티타늄 질화막(330)이 산화를 억제하여 티타늄 질화막(330) 위에는 산화 알루미늄 막(390)이 형성되지 않고, 티타늄 질화막이 형성되지 않는 제2 개구부(380)의 측벽에만 형성된다. 다음, 제1개구부(370)에 대응되는 티타늄 질화막(330)의 일부를 인 시튜(In-situ) 공정으로 스퍼터링 식각하여 제3 개구부(400)를 형성하고 절연막(360) 상부 및 측벽, 제3 개구부(400)의 바닥 및 측벽에 배리어 금속층으로 티타늄과 티타늄 질화막으로 이루어진 이중막(410)을 증착한다. 티타늄 질화막(330)이 산화막의 형성을 억제하므로 상기의 스퍼터링 식각을 생략할 수도 있다. 실리콘 산화막(360) 상부, 제1 개구부(370), 제2 개구부(380) 및 제3 개구부(400)에 화학 기상 증착 기술로 금속 예를 들면, 텅스텐 막 또는 알루미늄 막을 증착하고 CMP(Chemical Mechanical Polishing)방법 또는 에치백하여 플러그(420)를 형성한다. 티타늄 질화막(330)에 의해 알루미늄 산화막의 형성이 억제되므로 상기의 플러그를 형성하는 금속의 증착시 증착 특성이 개선될 수 있다. 결과적으로, 비아홀 플러그(420)와 제1 도전층(320)사이의 접촉면의 폭은 도 1c에 표시된 제1 개구부의 폭에 해당하는 A외에 티타늄 질화막(330)에 의해 식각 깊이와 폭을 조절하여 형성된 2B만큼 증가된다. 한편, 티타늄 질화막(330)의 삽입으로 제2 도전층과 기판사이에 이중의 확산 방지막이 형성되어 전자이동에 있어서 향상된 특성을 나타낸다. 2B and 2C, only the aluminum film, which is the first conductive layer 340, is selectively etched to form a second opening 380. The etching method uses, for example, wet chemicals. At this time, by the titanium nitride film 330 between the first conductive layer 320 and the second conductive layer 340, the etching is stopped in the titanium nitride film 330 in the depth direction of the via hole and the etching in the width direction of the via hole. This is going on. Therefore, etching is performed such that the width of the second opening 380 is wider than the width of the first opening 370. In addition, since the titanium nitride film 330 suppresses oxidation, the aluminum oxide film 390 is not formed on the titanium nitride film 330, and is formed only on the sidewall of the second opening 380 in which the titanium nitride film is not formed. Next, a portion of the titanium nitride film 330 corresponding to the first opening 370 is sputtered and etched in an in-situ process to form a third opening 400, and the upper and sidewalls of the insulating film 360 and the third A double layer 410 made of titanium and a titanium nitride layer is deposited as a barrier metal layer on the bottom and sidewalls of the opening 400. Since the titanium nitride film 330 suppresses the formation of the oxide film, the sputtering etching may be omitted. A metal, for example, a tungsten film or an aluminum film is deposited on the silicon oxide film 360, the first opening 370, the second opening 380, and the third opening 400 by a chemical vapor deposition technique, and chemical mechanical polishing (CMP). Or etch back to form plug 420. Since the formation of the aluminum oxide film is suppressed by the titanium nitride film 330, the deposition property may be improved when the metal forming the plug is deposited. As a result, the width of the contact surface between the via hole plug 420 and the first conductive layer 320 is controlled by the titanium nitride film 330 in addition to A corresponding to the width of the first opening shown in FIG. 1C. Increased by 2B formed. On the other hand, a double diffusion barrier is formed between the second conductive layer and the substrate by the insertion of the titanium nitride film 330 exhibits improved properties in electron transfer.

상술한 바와 같이 본 발명의 비아홀 플러그 및 그 형성 방법에서는 하부 금속층인 알루미늄 막 사이에 식각 저지막인 티타늄 질화막을 삽입하여 비아홀의 깊이 방향으로는 식각이 정지되고 비아홀의 폭 방향으로는 식각을 진행하여 비아홀 플러그와 하부 금속층의 접촉 면적을 넓혀서 하부 접촉 저항을 감소시킬수 있다. 한편, 티타늄 질화막의 산화 억제 효과로 인 시튜(In-situ) 스퍼터링 식각을 생략할수 있어 공정 단순화 측면에서 효과적이다. 또한, 화학 기상 증착법에 의한 알루미늄 또는 텅스텐 증착시의 증착특성과 전자이동에 있어서 향상된 특성을 얻을 수 있다. As described above, in the via hole plug and the method of forming the same, a titanium nitride film as an etch stop layer is inserted between the aluminum film as the lower metal layer, so that the etching is stopped in the depth direction of the via hole, and the etching is performed in the width direction of the via hole. The bottom contact resistance can be reduced by increasing the contact area of the via hole plug and the bottom metal layer. Meanwhile, in-situ sputtering etching can be omitted due to the oxidation inhibiting effect of the titanium nitride film, which is effective in terms of process simplification. In addition, it is possible to obtain improved characteristics in deposition and electron transfer in the deposition of aluminum or tungsten by chemical vapor deposition.

Claims (12)

반도체 기판;Semiconductor substrates; 상기 반도체 기판상에 형성된 제1 도전층;A first conductive layer formed on the semiconductor substrate; 상기 제1 도전층 상에 형성되고 상기 제1 도전층의 상면 일부를 노출시키는 제1 개구부를 구비하는 식각 저지막;An etch stop layer formed on the first conductive layer and having a first opening exposing a portion of an upper surface of the first conductive layer; 상기 제1 개구부의 내측벽 및 바닥의 배리어 금속층;A barrier metal layer on inner walls and bottoms of the first openings; 상기 제1 개구부를 포함한 상기 식각 저지막 상에 형성된 제2 도전층;A second conductive layer formed on the etch stop layer including the first opening; 상기 제 2 도전층 상에 형성되고 상기 제1 개구부에 대응하는 제2 개구부를 구비하는 층간 절연막; 및 An interlayer insulating layer formed on the second conductive layer and having a second opening corresponding to the first opening; And 상기 제2 도전층을 구성하는 물질과 동일한 물질에 의해 상기 층간 절연막내에 구비된 상기 제2 개구부가 채워져 형성된 제3 도전층을 포함하는 반도체 소자의 비아홀 플러그.And a third conductive layer formed by filling the second opening provided in the interlayer insulating layer by the same material as the material constituting the second conductive layer. 삭제delete 제1항에 있어서, 상기 배리어 금속층은 티타늄과 티타늄 질화막으로 이루어진 이중막인 반도체 소자의 비아홀 플러그.       The via hole plug of claim 1, wherein the barrier metal layer is a double film made of titanium and a titanium nitride film. 제1항에 있어서, 상기 식각 저지막은 티타늄 질화막, TaN, WN, TiSix, CoSix 및 WSix 로 구성된 군에서 선택된 하나인 것인 반도체 소자의 비아홀 플러그.The via hole plug of claim 1, wherein the etch stop layer is one selected from the group consisting of titanium nitride, TaN, WN, TiSix, CoSix, and WSix. 제1항에 있어서, 상기 제1 도전층과 상기 제2 도전층의 두께의 비가 3:7∼7:3으로 형성되는 반도체 소자의 비아홀 플러그.The via hole plug of claim 1, wherein a ratio of the thicknesses of the first conductive layer and the second conductive layer is in a range of 3: 7 to 7: 3. 제1항에 있어서, 상기 제2 도전층 및 제3 도전층은 알루미늄 또는 텅스텐으로 이루어진 반도체 소자의 비아홀 플러그.The via hole plug of claim 1, wherein the second conductive layer and the third conductive layer are made of aluminum or tungsten. 반도체 기판을 준비하는 단계;Preparing a semiconductor substrate; 상기 반도체 기판상에 제1 도전층, 식각 저지막, 제2 도전층, 버퍼층 및 절연층을 순차적으로 형성하는 단계;Sequentially forming a first conductive layer, an etch stop layer, a second conductive layer, a buffer layer, and an insulating layer on the semiconductor substrate; 상기 절연층과 상기 버퍼층의 일부분을 식각하여 제2 도전층의 상면 일부를 노출시키는 제1 개구부를 형성하는 단계;Etching a portion of the insulating layer and the buffer layer to form a first opening exposing a portion of the upper surface of the second conductive layer; 상기 제2 도전층을 상기 식각 저지막이 노출될 때까지 선택 식각하여 상기 상기 제2 도전층 내에 제1 개구부의 폭보다 넓은 제2 개구부를 형성하는 단계;Selectively etching the second conductive layer until the etch stop layer is exposed to form a second opening wider than the width of the first opening in the second conductive layer; 상기 제1 개구부에 대응되는 상기 식각 저지막을 식각하여 상기 상기 식각 저지막 내에 제3 개구부를 형성하는 단계; 및Etching the etch stop layer corresponding to the first opening to form a third opening in the etch stop layer; And 상기 제1 개구부, 상기 제2 개구부 및 상기 제3 개구부를 도전 물질로 채워 플러그를 형성하는 단계를 구비하는 접촉 저항을 줄일 수 있는 비아홀 플러그의 형성 방법. And forming a plug by filling the first opening, the second opening, and the third opening with a conductive material to form a plug. 제7항에 있어서, 상기 제3 개구부를 형성하는 단계와 플러그를 형성하는 단 계 사이에 상기 제1 개구부의 내벽, 상기 제2 개구부의 바닥, 상기 제3 개구부의 바닥 및 내측벽에 배리어 금속층을 형성하는 단계를 더 구비하는 비아홀 플러그 형성 방법.The barrier metal layer of claim 7, wherein the barrier metal layer is formed on an inner wall of the first opening, a bottom of the second opening, a bottom of the third opening, and an inner wall between the step of forming the third opening and the step of forming the plug. The via hole plug forming method further comprising the step of forming. 제8항에 있어서, 상기 배리어 금속층은 티타늄과 티타늄 질화막으로 이루어진 이중막으로 형성하는 비아홀 플러그 형성 방법.      The method of claim 8, wherein the barrier metal layer is formed of a double film made of titanium and a titanium nitride film. 제7항에 있어서, 상기 식각 저지막은 티타늄 질화막, TaN, WN, TiSix, CoSix 및 WSix로 구성된 군에서 선택된 하나인 것인 비아홀 플러그 형성 방법.The method of claim 7, wherein the etch stop layer is one selected from the group consisting of titanium nitride, TaN, WN, TiSix, CoSix, and WSix. 제7항에 있어서, 상기 제1 도전층과 상기 제2 도전층의 두께의 비가 3:7∼7:3으로 형성되는 비아홀 플러그 형성 방법.The method of claim 7, wherein a ratio of the thicknesses of the first conductive layer and the second conductive layer is in the range of 3: 7 to 7: 3. 제7항에 있어서, 상기 플러그는 알루미늄 또는 텅스텐으로 이루어진비아홀 플러그의 형성 방법.8. The method of claim 7, wherein the plug is made of aluminum or tungsten.
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