KR100831981B1 - Method for forming contact plug in semiconductor device - Google Patents

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Abstract

본 발명은 콘택플러그 내부의 보이드를 방지하면서 콘택플러그의 자체 저항을 감소시키는데 적합한 반도체 소자의 콘택 플러그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택플러그 제조 방법은 랜딩플러그가 구비된 반도체 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 랜딩플러그 표면을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내부를 매립하도록 제1도전층(폴리실리콘막)을 형성하는 단계; 상기 제1도전층 내부의 보이드가 노출되도록 상기 제1도전층을 식각하는 단계; 상기 제1도전층의 노출된 보이드를 매립하도록 제2도전층(티타늄질화막)을 형성하는 단계; 상기 제2도전층 상에 제3도전층(텅스텐막)을 형성하는 단계; 및 상기 제2도전층 및 제3도전층을 선택적으로 식각하여 상기 콘택홀 내부에 매립시키는 단계를 포함한다.The present invention is to provide a method of manufacturing a contact plug of a semiconductor device suitable for reducing the self-resistance of the contact plug while preventing voids in the contact plug, the contact plug manufacturing method of the semiconductor device of the present invention for this purpose is provided with a landing plug Forming an interlayer insulating film on the semiconductor substrate; Etching the interlayer insulating layer to form a contact hole exposing the surface of the landing plug; Forming a first conductive layer (polysilicon film) to fill the contact hole; Etching the first conductive layer to expose the voids in the first conductive layer; Forming a second conductive layer (titanium nitride film) to fill the exposed voids of the first conductive layer; Forming a third conductive layer (tungsten film) on the second conductive layer; And selectively etching the second conductive layer and the third conductive layer to fill the inside of the contact hole.

스토리지노드콘택플러그, 폴리실리콘막, 보이드, 콘택 저항, 스텝 커버리지 Storage node contact plug, polysilicon film, void, contact resistance, step coverage

Description

반도체 소자의 콘택플러그 제조 방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}Method for manufacturing contact plug of semiconductor device {METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체소자의 스토리지노드콘택플러그를 도시한 도면.1 is a view illustrating a storage node contact plug of a semiconductor device according to the related art.

도 2는 종래기술에 따른 보이드를 나타낸 사진.Figure 2 is a photograph showing a void according to the prior art.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 소자의 스토리지노드콘택플러그 제조 방법을 도시한 단면도. 3A to 3F are cross-sectional views illustrating a method of manufacturing a storage node contact plug of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 제1층간절연막31 semiconductor substrate 32 first interlayer insulating film

33 : 랜딩플러그 34 : 제2층간절연막33: landing plug 34: second interlayer insulating film

35 : 하드마스크패턴 36 : 스토리지노드콘택홀35: hard mask pattern 36: storage node contact hole

37 : 스토리지노드콘택스페이서 38, 38A : 제1도전층37: storage node contact spacer 38, 38A: first conductive layer

39, 39A : 제2도전층 40, 40A : 제3도전층39, 39A: second conductive layer 40, 40A: third conductive layer

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 스토리지노드콘택 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a storage node contact of a semiconductor device.

DRAM의 집적도가 증가함에 따라서 디자인 룰이 계속해서 작아지고 있으며 DRAM의 고속 동작을 요구하고 있는 추세이다. 이에 따라 콘택의 면적도 감소하여 소자의 전체적인 저항 증가가 문제시되었다. 따라서, 콘택의 저항 감소를 위한 많은 연구가 수행되어지고 있다.As the integration of DRAM increases, design rules continue to decrease and demand high-speed operation of DRAM. As a result, the contact area is also reduced, which increases the overall resistance of the device. Therefore, many studies for reducing the resistance of the contact have been conducted.

도 1은 종래기술에 따른 반도체소자의 스토리지노드콘택플러그를 도시한 도면이다.1 is a view illustrating a storage node contact plug of a semiconductor device according to the prior art.

도 1을 참조하면, 반도체기판(11) 상부에 제1층간절연막(12)이 형성되고, 제1층간절연막(12)내에 구비된 콘택홀에 랜딩플러그(13)이 매립된다. 그리고, 랜딩플러그 및 제1층간절연막 상에 제1층간절연막(14)이 형성되고, 제1층간절연막(14)에 랜딩플러그 표면을 개방시킨 스토리지노드콘택홀(15)이 형성된다. 이 스토리지노드콘택홀(15) 내에 스토리지노드콘택플러그(16)가 매립된다.Referring to FIG. 1, a first interlayer insulating film 12 is formed on a semiconductor substrate 11, and a landing plug 13 is buried in a contact hole provided in the first interlayer insulating film 12. A first interlayer insulating film 14 is formed on the landing plug and the first interlayer insulating film, and a storage node contact hole 15 is formed in the first interlayer insulating film 14 to open the landing plug surface. The storage node contact plug 16 is embedded in the storage node contact hole 15.

그러나, 종래기술에서는 스토리지노드콘택플러그(16)로 사용되는 폴리실리콘막을 매립할 때, 스토리지노드콘택홀(15)의 높이가 높아져 종횡비(Aspect Ratio)가 커짐에 따라 폴리실리콘막의 단차피복성(Step Coverage)이 열화되는 문제가 있다. 이에 따라 스토리지노드콘택플러그(16) 내부에 보이드(Void; V)가 발생하는 문제가 있다. However, in the related art, when the polysilicon film used as the storage node contact plug 16 is buried, the height of the storage node contact hole 15 is increased to increase the aspect ratio, thereby increasing the step coverage of the polysilicon film. There is a problem that coverage is deteriorated. Accordingly, there is a problem that voids (V) are generated in the storage node contact plug 16.

도 2는 종래기술에 따른 보이드를 나타낸 사진이다.Figure 2 is a photograph showing a void according to the prior art.

위와 같은 보이드(V)는 스토리지노드콘택플러그(16)의 콘택 저항을 높이는 주요한 요인으로 작용하며, 또한 폴리실리콘막은 자체 저항이 높기 때문에 소자의 신뢰성 및 수율이 저하되는 문제가 있다.Void (V) as described above acts as a major factor to increase the contact resistance of the storage node contact plug 16, and also because the polysilicon film has a high self-resistance, there is a problem that the reliability and yield of the device is lowered.

그리고, 위와 같은 보이드는 높은 종횡비의 콘택홀에 매립되는 여러 콘택플러그 제조시에도 발생하는 문제가 있다. 예를 들어, 랜딩플러그, 비트라인콘택플러그, M1C로 일컫는 금속콘택플러그 등을 매립할 때 발생한다.In addition, the voids are a problem that occurs during the manufacture of various contact plugs buried in high aspect ratio contact holes. For example, this occurs when a landing plug, a bit line contact plug, or a metal contact plug called M1C is embedded.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 콘택플러그 내부의 보이드를 방지하면서 콘택플러그의 자체 저항을 감소시키는데 적합한 반도체 소자의 콘택플러그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and an object thereof is to provide a method for manufacturing a contact plug of a semiconductor device suitable for reducing a contact plug's own resistance while preventing voids inside the contact plug.

상기 목적을 달성하기 위한 특징적인 본 발명의 콘택플러그 제조 방법은 랜딩플러그가 구비된 반도체 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 랜딩플러그 표면을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내부를 매립하도록 제1도전층을 형성하는 단계; 상기 제1도전층 내부의 보이드가 노출되도록 상기 제1도전층을 식각하는 단계; 상기 제1도전층의 노출된 보이드를 매립하도록 제2도전층을 형성하는 단계; 상기 제2도전층 상에 제3도전층을 형성하는 단계; 및 상기 제2도전층 및 제3도전층을 선택적으로 식각하여 상기 콘택홀 내부에 매립시키는 단계를 포함하고, 상기 제2 및 제3도전층은 상기 제1도전층보다 비저항이 낮은 도전층으로 형성하는 것을 특징으로 하며, 상기 제2도전층은 상기 콘택홀을 매립하는 상기 제1도전층 내부에 형성된 보이드를 매립하는 두께로 형성하는 것을 특징으로 하며, 상기 제1도전층 내부의 보이드가 노출되도록 상기 제1도전층을 식각하는 단계는 전면 식각으로 진행하는 것을 특징으로 하고, 상기 제1도전층은 폴리실리콘막으로 형성하고, 상기 제2도전층은 티타늄질화막으로 형성하고, 상기 제3도전층은 텅스텐막으로 형성하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a contact plug, the method including: forming an interlayer insulating layer on a semiconductor substrate provided with a landing plug; Etching the interlayer insulating layer to form a contact hole exposing the surface of the landing plug; Forming a first conductive layer to fill the contact hole; Etching the first conductive layer to expose the voids in the first conductive layer; Forming a second conductive layer to fill the exposed voids of the first conductive layer; Forming a third conductive layer on the second conductive layer; And selectively etching the second conductive layer and the third conductive layer to fill the inside of the contact hole, wherein the second and third conductive layers are formed of a conductive layer having a lower resistivity than the first conductive layer. The second conductive layer may be formed to a thickness to fill a void formed in the first conductive layer filling the contact hole, and to expose the voids inside the first conductive layer. The etching of the first conductive layer may be performed by etching the entire surface, wherein the first conductive layer is formed of a polysilicon layer, the second conductive layer is formed of a titanium nitride layer, and the third conductive layer is formed. It is formed by a silver tungsten film.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

후술하는 실시예는 높은 종횡비의 콘택홀에 콘택플러그용 도전층을 매립할 때 발생하는 보이드를 제거하고자, 콘택플러그를 제1 내지 제3도전층으로 사용하고, 특히 제1도전층보다 제2 및 제3도전층의 재질을 비저항이 낮은 물질로 하여 콘택플러그의 자체 저항을 낮춘다.Embodiments described below use contact plugs as the first to third conductive layers to remove voids generated when the contact plug conductive layers are embedded in the contact holes having a high aspect ratio, and in particular, the second and third conductive layers are used. The material of the third conductive layer is made of a material having a low specific resistance to lower the self-resistance of the contact plug.

도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 소자의 스토리지노드콘택플러그 제조 방법을 도시한 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a storage node contact plug of a semiconductor device according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(31) 상부에 랜딩플러그(33)를 형성 한다. 이때, 랜딩플러그(33)는 반도체기판(31) 상에 제1층간절연막(32)을 형성한 후, 제1층간절연막(32)을 식각하여 콘택홀을 형성하고, 이 콘택홀에 폴리실리콘막 증착 및 전면식각을 진행하여 형성한다.As shown in FIG. 3A, a landing plug 33 is formed on the semiconductor substrate 31. In this case, the landing plug 33 forms the first interlayer insulating film 32 on the semiconductor substrate 31 and then etches the first interlayer insulating film 32 to form a contact hole, and the polysilicon film is formed in the contact hole. It is formed by performing deposition and front etching.

그리고, 제1층간절연막(32)은 화학기상증착(Chemical Vapor Deposition; CVD), 물리기상증착(Physical Vapor Deposition; PVD) 및 원자층 증착(Atomic Layer Deposition; ALD)으로 이루어진 그룹에서 선택된 어느 한 방법으로 형성한 산화막이다. In addition, the first interlayer dielectric layer 32 may be any one selected from the group consisting of Chemical Vapor Deposition (CVD), Physical Vapor Deposition (PVD), and Atomic Layer Deposition (ALD). Formed oxide film.

한편, 랜딩플러그(33)를 형성하기 전에 DRAM 공정에 필요한 소자 분리(Isolation), 트랜지스터 형성 공정, 워드라인(Word line) 공정이 수행되어 있고, 랜딩플러그(33)는 워드라인 사이에 형성된다. Meanwhile, before forming the landing plug 33, device isolation, a transistor forming process, and a word line process required for a DRAM process are performed, and the landing plug 33 is formed between the word lines.

계속해서, 제1층간절연막(32) 상에 제2층간절연막(34)을 형성한다. 이때, 제2층간절연막(34)은 화학기상증착(Chemical Vapor Deposition; CVD), 물리기상증착(Physical Vapor Deposition; PVD) 및 원자층 증착(Atomic Layer Deposition; ALD)으로 이루어진 그룹에서 선택된 어느 한 방법으로 형성한 산화막이다. 한편, 제2층간절연막(34) 형성 전에는 비트라인이 형성될 수 있다.Subsequently, a second interlayer insulating film 34 is formed on the first interlayer insulating film 32. At this time, the second interlayer insulating film 34 is any one method selected from the group consisting of chemical vapor deposition (CVD), physical vapor deposition (PVD), and atomic layer deposition (ALD). Formed oxide film. Meanwhile, the bit line may be formed before forming the second interlayer insulating film 34.

이어서, 제2층간절연막(34) 상에 하드마스크패턴(35)을 형성한다. 이때, 하드마스크패턴(35)은 제2층간절연막(34) 상에 하드마스크패턴(35)으로 사용되는 폴리실리콘막을 증착한 후 포토레지스트(도시 생략)를 마스크로 이용하여 식각하여 형성한다. 이때, 포토레지스트는 스토리지노드콘택마스크라 일컬으며, 하드마스크는 포토레지스트의 선택비 부족을 해결하기 위해 도입된 것이다.Subsequently, a hard mask pattern 35 is formed on the second interlayer insulating film 34. In this case, the hard mask pattern 35 is formed by depositing a polysilicon film used as the hard mask pattern 35 on the second interlayer insulating film 34 and then etching by using a photoresist (not shown) as a mask. In this case, the photoresist is referred to as a storage node contact mask, and the hard mask is introduced to solve the lack of selectivity of the photoresist.

이어서, 하드마스크패턴(35)을 식각장벽으로 하여 제2층간절연막(34)을 식각하므로써 랜딩플러그(33)의 표면을 개방시키는 스토리지노드콘택홀(36)을 형성한다. Subsequently, the second interlayer insulating film 34 is etched using the hard mask pattern 35 as an etch barrier to form the storage node contact hole 36 that opens the surface of the landing plug 33.

이어서, 스페이서절연막을 증착한 후 전면식각을 진행하여 스토리지노드콘택홀의 양측벽에 접하는 스토리지노드콘택스페이서(37)를 형성한다. 이때, 스토리지노드콘택스페이서(37)는 후속 스토리지노드콘택플러그와 비트라인(도시하지 않음)이 쇼트(Short)되는 것을 방지하기 위해 형성하는 것이다. 바람직하게, 스토리지노드콘택스페이서(37)는 질화막 계열, 특히 실리콘질화막을 1∼2000Å 두께로 증착한후 전면식각하여 형성한다. 더 자세히는 실리콘질화막은 SixNy의 구조를 가지며 x는 1∼5, y는 1∼7의 범위를 갖는다. Subsequently, after the spacer insulating layer is deposited, the entire surface is etched to form a storage node contact spacer 37 in contact with both sidewalls of the storage node contact hole. At this time, the storage node contact spacer 37 is formed to prevent the subsequent storage node contact plug and the bit line (not shown) from being shorted. Preferably, the storage node contact spacer 37 is formed by depositing a nitride film-based, in particular, a silicon nitride film with a thickness of 1 to 2000 占 퐉, followed by full surface etching. More specifically, the silicon nitride film has a structure of Si x N y , where x is in the range of 1 to 5, and y is in the range of 1 to 7.

이어서, 랜딩플러그(33) 표면에 생성된 기생산화막 제거를 위해 습식케미컬을 이용한 딥(Wet chemical dip) 공정을 추가로 진행할 수 있다. 습식케미컬을 이용한 딥 공정은 불산 용액(HF), BOE 용액(HF4+NH4F), 과산화수소(H2O2) 및 탈이온수(Di water; H2O)가 혼합된 용액을 사용하여 수행한다.Subsequently, a wet chemical dip process using wet chemical may be further performed to remove the pre-product layer formed on the surface of the landing plug 33. Dip process using wet chemical is performed using a solution of hydrofluoric acid solution (HF), BOE solution (HF 4 + NH 4 F), hydrogen peroxide (H 2 O 2 ) and de-ionized water (H 2 O) do.

도 3b에 도시된 바와 같이, 스토리지노드콘택플러그를 형성하기 위하여 결과물의 전면에 제1도전층(38)을 형성하여 스토리지노드콘택홀(36)을 매립한다. 여기서 제1도전층(38)은 폴리실리콘막을 이용하여 형성함이 바람직하며, 폴리실리콘막은 200∼1000℃의 온도 분위기에서 10∼5000Å 두께로 증착하며, 화학기상증착(CVD), 물리기상증착(PVD) 및 원자층 증착(ALD)으로 이루어진 그룹에서 선택된 어느 한 방법으로 증착한다. As shown in FIG. 3B, in order to form the storage node contact plug, the first conductive layer 38 is formed on the front surface of the resultant to fill the storage node contact hole 36. Here, the first conductive layer 38 is preferably formed using a polysilicon film, and the polysilicon film is deposited at a thickness of 10 to 5000 kPa in a temperature atmosphere of 200 to 1000 ° C., and chemical vapor deposition (CVD) and physical vapor deposition ( PVD) and atomic layer deposition (ALD).

여기서, 스토리지노드콘택플러그 형성을 위한 제1도전층(38) 형성시 스토리지노드콘택홀(36)의 높은 종횡비로 인해 단차피복성 특성의 열화가 있고, 이에 따라 스토리지노드콘택홀(36)의 내부에 보이드(V1)가 발생하는 것을 피할 수 없다.Here, when the first conductive layer 38 for forming the storage node contact plug is formed, there is a deterioration of the step coating property due to the high aspect ratio of the storage node contact hole 36. Accordingly, the inside of the storage node contact hole 36 is reduced. The occurrence of voids V1 cannot be avoided.

따라서, 본 발명은 다음과 같은 공정을 더욱 수행하여 이러한 보이드(V1)를 제거해준다.Therefore, the present invention further removes the voids V1 by performing the following process.

도 3c에 도시된 바와 같이, 제2층간절연막(34)이 드러나는 타겟 즉, 적어도 보이드(V1)가 드러나도록 제1도전층(38)을 평탄화하여 스토리지노드콘택홀(36) 내부에만 제1도전층(38A)이 존재하도록 평탄화 공정을 수행한다. 여기서, 평탄화 공정은 전면 식각(Etch back) 또는 화학적기계적 연마(Chemical Mechanical Polishing) 공정을 수행함이 바람직하다. 평탄화 공정을 수행함으로 인하여 제1도전층(38A) 내부의 보이드(V1)가 드러나게 된다.As shown in FIG. 3C, the first conductive layer 38 is planarized to expose the target, that is, the void V1, at which the second interlayer insulating layer 34 is exposed, so that the first conductive layer is only inside the storage node contact hole 36. The planarization process is performed so that layer 38A is present. In this case, the planarization process is preferably performed by etching back or chemical mechanical polishing. By performing the planarization process, the void V1 inside the first conductive layer 38A is exposed.

도 3d에 도시된 바와 같이, 노출된 제1도전층(38A)의 보이드(V1)를 매립하기 위하여 전면에 제2도전층(39)을 증착한다. 여기서, 제2도전층(39)은 티타늄질화막(TiN)을 사용하여 형성함이 바람직하고, 티타늄질화막은 제1도전층(38)으로 사용된 폴리실리콘막보다 비저항이 낮다.As shown in FIG. 3D, a second conductive layer 39 is deposited on the entire surface to fill the void V1 of the exposed first conductive layer 38A. Here, the second conductive layer 39 is preferably formed using a titanium nitride film TiN, and the titanium nitride film has a lower specific resistance than the polysilicon film used as the first conductive layer 38.

위와 같은 제2도전층(39) 증착에 의해 제1도전층내에 존재하는 보이드(V1)는 매립이 되었으나, 제2도전층(39) 증착 후에도 보이드(V2)가 발생하는 것을 피할 수 없다.Although the void V1 existing in the first conductive layer is buried by the deposition of the second conductive layer 39 as described above, the generation of the void V2 even after the deposition of the second conductive layer 39 is inevitable.

도 3e에 도시된 바와 같이, 제2도전층(39)을 포함하는 전면에 제3도전층(40) 을 증착하여 제2도전층(39) 증착후에 발생된 보이드(V2)를 모두 매립한다. 여기서, 제3도전층(40)은 텅스텐막(W)을 사용하여 형성함이 바람직하고, 텅스텐막은 제1도전층(38)으로 사용된 폴리실리콘막보다 비저항이 낮다.As shown in FIG. 3E, the third conductive layer 40 is deposited on the entire surface including the second conductive layer 39 to fill all of the voids V2 generated after the deposition of the second conductive layer 39. Here, the third conductive layer 40 is preferably formed using a tungsten film (W), and the tungsten film has a lower specific resistance than the polysilicon film used as the first conductive layer 38.

한편, 제2도전층(39)과 제3도전층(40)을 증착할 때, 200∼1000℃의 온도 분위기에서 증착하고, 제2도전층(39)과 제3도전층(40)의 증착 두께가 각각 10∼5000Å 되게 하며, 화학기상증착(CVD), 물리기상증착(PVD) 및 원자층 증착(ALD)으로 이루어진 그룹에서 선택된 어느 한 방법으로 증착하도록 한다. In the meantime, when the second conductive layer 39 and the third conductive layer 40 are deposited, they are deposited in a temperature atmosphere of 200 to 1000 ° C., and the second conductive layer 39 and the third conductive layer 40 are deposited. The thickness is 10 to 5000Å, respectively, and is deposited by any one method selected from the group consisting of chemical vapor deposition (CVD), physical vapor deposition (PVD), and atomic layer deposition (ALD).

도 3f에 도시된 바와 같이, 전면 식각을 실시하여 제2층간절연막(34)의 표면이 드러나는 타겟으로 제3도전층(40) 및 제2도전층(39)을 식각하여 제3도전층(40A), 제2도전층(39A) 및 제1도전층(38A)의 3중 구조로 형성된 스토리지노드콘택플러그를 형성한다.As shown in FIG. 3F, the third conductive layer 40 and the second conductive layer 39 are etched using a target that exposes the surface of the second interlayer insulating layer 34 by etching the entire surface. ), And the storage node contact plug formed of a triple structure of the second conductive layer 39A and the first conductive layer 38A.

즉, 스토리지노드콘택플러그는 폴리실리콘막인 제1도전층(38A), 티타늄질화막인 제2도전층(39A) 및 텅스텐막인 제3도전층(40A)의 3중 구조로 형성되며, 폴리실리콘막 상에 티타늄질화막을 증착하여 폴리실리콘막 내부의 보이드를 제거하고, 티타늄질화막 상에 텅스텐막을 증착하여 티타늄질화막 내부의 보이드를 제거할 수 있다. 또한, 폴리실리콘막보다 비저항이 낮은 티타늄질화막과 텅스텐막을 증착하므로써 스토리지노드콘택플러그(100)의 자체 저항을 감소시킬 수 있다. That is, the storage node contact plug is formed of a triple structure of the first conductive layer 38A, which is a polysilicon film, the second conductive layer 39A, which is a titanium nitride film, and the third conductive layer 40A, which is a tungsten film. A titanium nitride film may be deposited on the film to remove voids inside the polysilicon film, and a tungsten film may be deposited on the titanium nitride film to remove voids inside the titanium nitride film. In addition, the self-resistance of the storage node contact plug 100 may be reduced by depositing a titanium nitride film and a tungsten film having a lower resistivity than the polysilicon film.

결국, 스토리지노드콘택플러그는 티타늄질화막과 텅스텐막의 비저항이 낮기 때문에 자체 비저항이 높은 폴리실리콘막만을 사용하는 것에 비해 자체 저항을 감소시킬 수 있고 따라서, 소자의 신뢰성 및 수율을 증가시킬 수 있다.As a result, the storage node contact plug has a low resistivity between the titanium nitride film and the tungsten film, so that the storage node contact plug can reduce its own resistance compared to using only a polysilicon film having a high specific resistivity, thereby increasing the reliability and yield of the device.

상술한 바에 따르면, 본 발명은 종횡비 증가에 따른 스토리지노드콘택플러그용 도전 물질인 폴리실리콘막의 스텝 커버리지가 감소하여, 스토리지노드콘택플러그 내부에 보이드가 발생하게 되어 소자의 특성을 열화시키는 것을 방지하기 위해, 폴리실리콘막 상에 티타늄질화막을 증착하여 보이드를 매립하여 보이드를 제거하고, 저항 감소 목적을 위해 텅스텐막을 증착하여 스토리지노드콘택플러그를 구현함으로써, 종래 기술에서 문제가 되었던 보이드를 개선할 수 있고, 콘택 저항도 감소시킬 수 있다.As described above, the present invention reduces the step coverage of the polysilicon layer, which is a conductive material for the storage node contact plug, according to an increase in the aspect ratio, so that voids are generated inside the storage node contact plug to prevent deterioration of device characteristics. By depositing a titanium nitride film on the polysilicon film to fill the voids to remove the voids, and depositing a tungsten film for the purpose of resistance reduction to implement the storage node contact plug, it is possible to improve the voids that were a problem in the prior art, Contact resistance can also be reduced.

한편, 본 발명은 스토리지노드콘택플러그외에 높은 종횡비의 콘택홀에 콘택플러그를 매립하는 반도체소자의 콘택플러그 제조 방법에도 적용이 가능하다. 그 콘택플러그는 랜딩플러그, 비트라인콘택플러그, M1C로 일컫는 금속콘택플러그 등이며, 높은 종횡비의 랜딩플러그용 콘택홀, 비트라인콘택플러그용 콘택홀, 금속콘택플러그용 콘택홀을 매립할 때 적용할 수 있다.Meanwhile, the present invention can be applied to a method of manufacturing a contact plug of a semiconductor device in which a contact plug is embedded in a contact hole having a high aspect ratio in addition to a storage node contact plug. The contact plugs are landing plugs, bit line contact plugs, metal contact plugs called M1C, and the like, and are used to fill high aspect ratio landing plug contact holes, bit line contact plug contact holes, and metal contact plug contact holes. Can be.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 스토리지노드콘택플러그에 폴리실리콘막을 매립한 후, 전체 구조 상부에 티타늄질화막을 증착하고, 그 상부에 텅스텐막을 증착하여 스텝 커 버리지 악화로 인한 보이드의 발생을 억제하고, 기존의 폴리실리콘막보다 비저항이 낮은 텅스텐막으로 인해 소자의 동작에서 전자의 흐름, 즉 전류의 흐름을 원활히 하여 반도체 소자의 고속 동작을 기대할 수 있으므로, DRAM 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.In the present invention described above, after embedding a polysilicon film in the storage node contact plug, a titanium nitride film is deposited on the entire structure, and a tungsten film is deposited on the upper structure to suppress the generation of voids due to the step coverage deterioration, and the existing poly The tungsten film having a lower resistivity than the silicon film enables high speed operation of the semiconductor device by smoothing the flow of electrons, that is, the current flow in the operation of the device, thereby improving the reliability of the DRAM device.

또한, 스토리지노드콘택플러그의 페일 및 콘택 저항을 감소시키는 효과가 있다.In addition, there is an effect of reducing the fail and contact resistance of the storage node contact plug.

또한, 신뢰성 증가에 따라 제품의 수율이 향상되는 효과가 있다.In addition, as the reliability is increased, the yield of the product is improved.

Claims (13)

랜딩플러그가 구비된 반도체 기판 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate provided with a landing plug; 상기 층간절연막을 식각하여 상기 랜딩플러그 표면을 노출시키는 콘택홀을 형성하는 단계;Etching the interlayer insulating layer to form a contact hole exposing the surface of the landing plug; 상기 콘택홀 내부를 매립하도록 제1도전층을 형성하는 단계;Forming a first conductive layer to fill the contact hole; 상기 제1도전층 내부의 보이드가 노출되도록 상기 제1도전층을 식각하는 단계;Etching the first conductive layer to expose the voids in the first conductive layer; 상기 제1도전층의 노출된 보이드를 매립하도록 제2도전층을 형성하는 단계; Forming a second conductive layer to fill the exposed voids of the first conductive layer; 상기 제2도전층 상에 제3도전층을 형성하는 단계; 및Forming a third conductive layer on the second conductive layer; And 상기 제2도전층 및 제3도전층을 선택적으로 식각하여 상기 제1, 제2 및 제3도전층으로 이루어져 상기 콘택홀 내부에 매립되는 콘택플러그를 형성하는 단계를 포함하고,Selectively etching the second conductive layer and the third conductive layer to form a contact plug formed of the first, second, and third conductive layers to be embedded in the contact hole; 상기 제2 및 제3도전층은 상기 제1도전층보다 비저항이 낮은 도전층으로 형성하는 반도체 소자의 콘택플러그 제조 방법.And a second conductive layer and a third conductive layer are formed of a conductive layer having a lower specific resistance than the first conductive layer. 제1항에 있어서,The method of claim 1, 상기 제2도전층은 상기 콘택홀을 매립하는 상기 제1도전층 내부에 형성된 보이드를 매립하는 두께로 형성하는 반도체 소자의 콘택플러그 제조 방법.The second conductive layer is a contact plug manufacturing method of a semiconductor device to form a thickness to fill a void formed in the first conductive layer to fill the contact hole. 제1항에 있어서,The method of claim 1, 상기 제1도전층의 내부가 노출되도록 상기 제1도전층을 식각하는 단계는,Etching the first conductive layer to expose the inside of the first conductive layer, 전면 식각으로 진행하는 반도체소자의 콘택플러그 제조 방법.A method of manufacturing a contact plug for a semiconductor device which proceeds with full surface etching. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제1도전층은 폴리실리콘막으로 형성하고, 상기 제2 및 제3도전층은 상기 폴리실리콘막보다 비저항이 낮은 도전층으로 형성하는 반도체소자의 콘택플러그 제조 방법.Wherein the first conductive layer is formed of a polysilicon film, and the second and third conductive layers are formed of a conductive layer having a lower specific resistance than the polysilicon film. 제1항에 있어서,The method of claim 1, 상기 제1도전층은 폴리실리콘막으로 형성하고, 상기 제2도전층은 티타늄질화막으로 형성하며, 상기 제3도전층은 텅스텐막으로 형성하는 반도체 소자의 콘택플러그 제조 방법.Wherein the first conductive layer is formed of a polysilicon film, the second conductive layer is formed of a titanium nitride film, and the third conductive layer is formed of a tungsten film. 제5항에 있어서,The method of claim 5, 상기 제1, 제2 및 제3도전층은 200∼1000℃ 의 온도 분위기에서 형성하는 반도체 소자의 콘택플러그 제조 방법.The first, second and third conductive layers are formed in a contact plug of a semiconductor device in a temperature atmosphere of 200 ~ 1000 ℃. 제5항에 있어서,The method of claim 5, 상기 제1, 제2 및 제3도전층은 10∼5000Å 두께로 형성하는 반도체 소자의 콘택플러그 제조 방법.The first, second and third conductive layer is a contact plug manufacturing method of a semiconductor device to form a thickness of 10 ~ 5000Å. 제5항에 있어서,The method of claim 5, 상기 제1, 제2 및 제3도전층은 CVD, PVD 및 ALD의 방법 중에서 선택된 어느 한 방법으로 형성하는 반도체 소자의 콘택플러그 제조 방법.The method of claim 1, wherein the first, second, and third conductive layers are formed by one of CVD, PVD, and ALD. 제1항에 있어서,The method of claim 1, 상기 제1도전층을 형성하기 전에,Before forming the first conductive layer, 상기 콘택홀 내부의 양측벽에 스페이서를 형성하는 단계; 및Forming spacers on both side walls of the contact hole; And 세정 단계Cleaning steps 를 더 포함하는 반도체 소자의 콘택플러그 제조 방법.Contact plug manufacturing method of a semiconductor device further comprising. 제9항에 있어서,The method of claim 9, 상기 스페이서는 실리콘질화막 계열의 물질로 형성하는 반도체 소자의 콘택플러그 제조 방법.The spacer is a contact plug manufacturing method of a semiconductor device formed of a silicon nitride film-based material. 제9항에 있어서,The method of claim 9, 상기 세정 단계는,The cleaning step, 습식케미컬을 이용한 딥 공정으로 진행하는 반도체소자의 콘택플러그 제조 방법.A method of manufacturing a contact plug for a semiconductor device which proceeds by a dip process using wet chemicals. 제11항에 있어서,The method of claim 11, 상기 습식케미컬을 이용한 딥 공정은, 불산 용액(HF), BOE 용액(HF4+NH4F), 과산화수소(H2O2) 및 탈이온수(H2O)가 혼합된 용액을 사용하여 수행하는 반도체소자의 콘택플러그 제조 방법.The dip process using the wet chemical is performed using a solution in which a hydrofluoric acid solution (HF), a BOE solution (HF 4 + NH 4 F), hydrogen peroxide (H 2 O 2 ), and deionized water (H 2 O) are mixed. Method of manufacturing a contact plug of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 콘택홀은,The contact hole, 스토리지노드콘택플러그가 매립되는 콘택홀, 비트라인콘택플러그가 매립되는 콘택홀 또는 금속콘택플러그가 매립되는 콘택홀 중에서 선택된 어느 하나인 반도체소자의 콘택플러그 제조 방법.A method of manufacturing a contact plug for a semiconductor device, the contact hole including a storage node contact plug, a contact hole in which a bit line contact plug is embedded, or a contact hole in which a metal contact plug is embedded.
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* Cited by examiner, † Cited by third party
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090090623A (en) * 2008-02-21 2009-08-26 주식회사 하이닉스반도체 Semiconductor device and manufacturing method thereof
CN112992792B (en) * 2021-02-09 2022-06-24 长鑫存储技术有限公司 Method for manufacturing semiconductor structure and semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011944A (en) * 2003-07-24 2005-01-31 주식회사 하이닉스반도체 Fabricating method of semiconductor device
KR20060000585A (en) * 2004-06-29 2006-01-06 주식회사 하이닉스반도체 Method for forming contact plug of semiconductor device
KR20060071901A (en) * 2004-12-22 2006-06-27 주식회사 하이닉스반도체 Method for manufacturing contact plug in semiconductor device
KR20060073112A (en) * 2004-12-24 2006-06-28 주식회사 하이닉스반도체 Method for forming a contact plug in semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011944A (en) * 2003-07-24 2005-01-31 주식회사 하이닉스반도체 Fabricating method of semiconductor device
KR20060000585A (en) * 2004-06-29 2006-01-06 주식회사 하이닉스반도체 Method for forming contact plug of semiconductor device
KR20060071901A (en) * 2004-12-22 2006-06-27 주식회사 하이닉스반도체 Method for manufacturing contact plug in semiconductor device
KR20060073112A (en) * 2004-12-24 2006-06-28 주식회사 하이닉스반도체 Method for forming a contact plug in semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024774B1 (en) 2008-09-30 2011-03-24 주식회사 동부하이텍 Method for Manufacturing Image Sensor

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