KR20060071901A - Method for manufacturing contact plug in semiconductor device - Google Patents

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Abstract

본 발명은 플러그 및 콘택 저항 증가를 방지하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 라인을 형성하는 단계, 상기 게이트 라인을 포함하는 기판 전면에 층간절연막을 형성하고 상기 층간절연막의 소정 영역을 제거하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계, 선택적 결정 성장법으로 상기 콘택홀 내에 실리콘을 성장시키는 단계, 상기 콘택홀의 프로파일을 따라 제 1베리어 메탈을 형성하는 단계, 결과물의 전면에 열처리를 진행하는 단계, 상기 열처리한 제 1베리어 메탈 상에 제 2베리어 메탈을 형성하는 단계, 상기 제 2베리어 메탈 상에 텅스텐을 형성하여 상기 콘택홀을 매립하는 단계, 및 화학적 기계적 연마 또는 에치백 공정을 적용하여 상기 텅스텐을 제거하되, 상기 층간절연막 상에 형성된 상기 제 1, 제 2베리어 메탈까지 모두 제거하여 상기 층간절연막을 노출시키는 단계를 포함한다.The present invention provides a method for manufacturing a semiconductor device suitable for preventing an increase in plug and contact resistance, the method for manufacturing a semiconductor device of the present invention for forming a gate line on a semiconductor substrate, a substrate comprising the gate line Forming a contact hole for exposing the semiconductor substrate by forming an interlayer insulating film over the entire surface and removing a predetermined region of the interlayer insulating film; growing silicon in the contact hole by a selective crystal growth method; and following the profile of the contact hole Forming a first barrier metal, performing a heat treatment on the entire surface of the resultant, forming a second barrier metal on the heat treated first barrier metal, and forming tungsten on the second barrier metal to form the first barrier metal. Embedding the hole, and applying a chemical mechanical polishing or etch back process Removing the tungsten and removing all of the first and second barrier metals formed on the interlayer insulating layer to expose the interlayer insulating layer.

셀 콘택플러그, 에피텍셜 성장, 티타늄, 티타늄질화막, 텅스텐Cell Contact Plug, Epitaxial Growth, Titanium, Titanium Nitride, Tungsten

Description

반도체 소자의 콘택플러그 제조 방법{METHOD FOR MANUFACTURING CONTACT PLUG IN SEMICONDUCTOR DEVICE} Method for manufacturing contact plug of semiconductor device {METHOD FOR MANUFACTURING CONTACT PLUG IN SEMICONDUCTOR DEVICE}             

도 1은 종래 기술에 따른 콘택플러그 제조 방법을 도시한 공정 단면도,1 is a process cross-sectional view showing a contact plug manufacturing method according to the prior art,

도 2a 내지 도 2j는 본 발명의 실시예에 따른 콘택플러그 제조 방법을 도시한 공정 단면도.2A to 2J are cross-sectional views illustrating a method of manufacturing a contact plug according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 게이트 절연막 21 semiconductor substrate 22 gate insulating film

23 : 게이트 폴리실리콘막 24 : 게이트 텅스텐막 23 gate polysilicon film 24 gate tungsten film

25 : 하드마스크질화막 26 : 실리콘 산화막 25 hard mask nitride film 26 silicon oxide film

27 : 실리콘 질화막 28 : 층간절연막  27 silicon nitride film 28 interlayer insulating film

29 : 포토레지스트 30 : 랜딩플러그 콘택홀 29: photoresist 30: landing plug contact hole

31 : 선택적 성장 실리콘 32 : 티타늄  31: selective growth silicon 32: titanium

33 : 제 1티타늄질화막 34 : 제 2티타늄질화막  33: first titanium nitride film 34: second titanium nitride film

35 : 텅스텐막  35: tungsten film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 비트라인 콘택플러그(Bit Line Contact Plug) 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a method for manufacturing a bit line contact plug.

반도체 소자의 집적도가 증가함에 따라 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고, 이러한 콘택 공정 마진을 확보하기 위하여 랜딩 플러그 콘택(Landing Plug Contact; 'LPC') 구조를 널리 사용하고 있다.As the degree of integration of semiconductor devices increases, the gap between conductive lines is narrowed, and thus the contact process margin is reduced, and the Landing Plug Contact (LPC) structure is widely used to secure such contact process margins. have.

랜딩 플러그 콘택 공정은 비트라인 콘택 및 스토리지노드 콘택이 형성된 게이트 전극 사이의 간극에 미리 폴리실리콘을 매립시킴으로써 후속 콘택 공정시 오버레이 마진을 확보하는 기술이다.The landing plug contact process is a technique of securing an overlay margin during a subsequent contact process by filling polysilicon in advance in the gap between the gate electrode where the bit line contact and the storage node contact are formed.

도 1은 종래 기술에 따른 반도체 소자의 콘택플러그 제조 방법을 도시한 공정 단면도이다.1 is a cross-sectional view illustrating a method for manufacturing a contact plug of a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 반도체 기판(11) 상에 소자분리막을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 절연막(12)을 성장시킨다.As shown in FIG. 1, an isolation region is formed on the semiconductor substrate 11 to define an active region, and the gate insulating layer 12 is grown on the surface of the active region.

다음으로, 게이트 절연막(12) 상에 게이트 전극용 전도막으로 폴리실리콘막(13)과 텅스텐막(14)을 증착하고, 그 상부에 하드마스크질화막(15)을 증착한다.Next, a polysilicon film 13 and a tungsten film 14 are deposited on the gate insulating film 12 as a conductive film for the gate electrode, and a hard mask nitride film 15 is deposited thereon.

이어서, 게이트 전극용 포토레지스트 패턴을 사용한 사진 및 식각 공정을 실시하여 하드마스크질화막(15)을 패터닝하고, 패터닝된 하드마스크질화막(15)을 식각마스크로 사용하여 폴리실리콘막(13), 텅스텐막(14)을 패터닝하여 게이트 라인을 형성한다.Next, a photomask and an etching process using a photoresist pattern for the gate electrode are performed to pattern the hardmask nitride film 15, and the polysilicon film 13 and the tungsten film are patterned using the patterned hardmask nitride film 15 as an etching mask. Pattern 14 to form a gate line.

계속하여, 게이트 라인을 이온 주입 마스크로 사용하여 노출된 활성영역에 저농도 소스/드레인 이온 주입을 실시하고, 게이트 라인 측벽에 실리콘 산화막(16)과 실리콘 질화막(17)이 적층된 스페이서를 형성한다.Subsequently, a low concentration source / drain ion implantation is performed in the exposed active region using the gate line as an ion implantation mask, and a spacer in which the silicon oxide film 16 and the silicon nitride film 17 are laminated is formed on the sidewall of the gate line.

이어서, 고농도 소스/드레인 이온 주입을 실시함으로써 소스/드레인(도시 생략)을 형성한다.Next, a source / drain (not shown) is formed by performing a high concentration source / drain ion implantation.

다음으로, 기판 전체 구조 상부에 층간절연막(18)을 증착하고, T자형 LPC 마스크 또는 I자형 LPC 마스크를 사용한 사진 및 식각 공정을 실시하여 층간절연막(18a)을 식각한 후, 기판 전체 구조 상부에 LPC용 폴리실리콘막(19)을 증착하고, CMP 공정을 통해 하드마스크질화막(15)이 노출될 정도로 평탄화를 수행하여 LPC를 형성한다.Next, the interlayer insulating layer 18 is deposited on the entire structure of the substrate, and the interlayer insulating layer 18a is etched by performing a photolithography and etching process using a T-shaped LPC mask or an I-shaped LPC mask, and then the upper portion of the entire substrate structure. The LPC polysilicon film 19 is deposited and planarized to the extent that the hard mask nitride film 15 is exposed through the CMP process to form the LPC.

통상적으로, 이러한 기술은 공정이 단순하다는 장점이 있으나 비저항이 높은 폴리실리콘을 사용함으로써 플러그 및 콘택 저항이 높아 고속 메모리에 적용할 수 없다는 문제점이 있다.Typically, such a technique has a simple process, but has a problem in that it is not applicable to a high speed memory because of high plug and contact resistance by using polysilicon having a high resistivity.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플러그 및 콘택 저항 증가를 방지하는데 적합한 반도체 소자의 콘택플러그 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for manufacturing a contact plug of a semiconductor device suitable for preventing an increase in plug and contact resistance.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택플러그 제조 방법은 반도체 기판 상에 게이트 라인을 형성하는 단계, 상기 게이트 라인을 포함하는 기판 전면에 층간절연막을 형성하고 상기 층간절연막의 소정 영역을 제거하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계, 선택적 결정 성장법으로 상기 콘택홀 내에 실리콘을 성장시키는 단계, 상기 콘택홀의 프로파일을 따라 제 1베리어 메탈을 형성하는 단계, 결과물의 전면에 열처리를 진행하는 단계, 상기 열처리한 제 1베리어 메탈 상에 제 2베리어 메탈을 형성하는 단계, 상기 제 2베리어 메탈 상에 텅스텐을 형성하여 상기 콘택홀을 매립하는 단계, 및 화학적 기계적 연마 또는 에치백 공정을 적용하여 상기 텅스텐을 제거하되, 상기 층간절연막 상에 형성된 상기 제 1, 제 2베리어 메탈까지 모두 제거하여 상기 층간절연막을 노출시키는 단계를 포함한다.A method of manufacturing a contact plug of a semiconductor device according to the present invention for achieving the above object includes forming a gate line on a semiconductor substrate, forming an interlayer insulating film on the entire surface of the substrate including the gate line, and removing a predetermined region of the interlayer insulating film. Forming a contact hole exposing the semiconductor substrate, growing silicon in the contact hole by a selective crystal growth method, forming a first barrier metal along the profile of the contact hole, and performing heat treatment on the entire surface of the resultant. Proceeding, forming a second barrier metal on the heat-treated first barrier metal, forming tungsten on the second barrier metal to fill the contact hole, and chemical mechanical polishing or etch back process. Applying to remove the tungsten, the first and second berry formed on the interlayer insulating film To remove all the metal to include the step of exposing the interlayer insulation film.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2j는 본 발명의 일실시예에 따른 반도체 소자의 셀 콘택플러그 제조 방법을 도시한 공정 단면도이다.2A through 2J are cross-sectional views illustrating a method of manufacturing a cell contact plug of a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 활성 영역과 필드 산화막이 정의된 반도체 기판 상(21)에 게이트 절연막(22), 게이트 폴리실리콘막(23), 게이트 텅스텐막(24), 하 드마스크질화막(25)의 순서로 적층된 게이트 라인을 형성한다.As shown in FIG. 2A, a gate insulating film 22, a gate polysilicon film 23, a gate tungsten film 24, and a hard mask nitride film 25 are formed on a semiconductor substrate 21 on which active regions and field oxide films are defined. The stacked gate lines are formed in order of).

이 때, 게이트 라인의 형성 방법은 먼저 반도체 기판(21) 상에 게이트 절연막(22)을 형성한 후, 게이트 절연막(22) 상에 게이트 폴리실리콘막(23), 게이트 텅스텐막(24) 및 하드마스크질화막(25)을 차례로 증착한다. 그리고 나서, 하드마스크질화막(25) 상에 게이트 라인을 패터닝하기 위한 포토레지스트 패턴(도시 생략)을 형성하고, 포토레지스트 패턴을 식각마스크로 하드마스크질화막(25)을 식각한 후에, 포토레지스트 패턴을 제거하며, 하드마스크질화막(25)을 식각마스크로 하여 게이트 텅스텐막(24), 게이트 폴리실리콘막(23) 및 게이트 절연막(22)을 동시에 패터닝한다. At this time, the gate line forming method is formed by first forming the gate insulating film 22 on the semiconductor substrate 21, and then the gate polysilicon film 23, the gate tungsten film 24 and hard on the gate insulating film 22 The mask nitride film 25 is sequentially deposited. Then, a photoresist pattern (not shown) is formed on the hard mask nitride film 25 for patterning the gate lines, and the hard mask nitride film 25 is etched using the photoresist pattern as an etch mask. The gate tungsten film 24, the gate polysilicon film 23 and the gate insulating film 22 are simultaneously patterned using the hard mask nitride film 25 as an etching mask.

다음으로, 게이트 라인을 포함한 전면에 실리콘 산화막(26), 실리콘질화막(27)을 차례로 형성한다. Next, the silicon oxide film 26 and the silicon nitride film 27 are sequentially formed on the entire surface including the gate line.

이 때, 실리콘질화막(27)은 식각베리어 역할을 해야하므로 그 두께가 130Å∼200Å이 바람직하고, 실리콘산화막(26)은 하드마스크질화막(25)을 충분히 보호하도록 350Å∼600Å의 두께로 증착한다.At this time, since the silicon nitride film 27 should act as an etching barrier, the thickness thereof is preferably 130 kPa to 200 kPa, and the silicon oxide film 26 is deposited to a thickness of 350 kPa to 600 kPa to sufficiently protect the hard mask nitride film 25.

이어서, 인산 용액(H3PO4)을 이용하여 실리콘질화막(27)을 식각하고, 불산 용액(HF)을 이용하여 실리콘산화막(26)을 선택적으로 제거하여 게이트 라인에 직접 접하는 스페이서를 형성한다.Subsequently, the silicon nitride film 27 is etched using a phosphoric acid solution (H 3 PO 4 ), and the silicon oxide film 26 is selectively removed using a hydrofluoric acid solution (HF) to form a spacer directly contacting the gate line.

계속해서, 결과물의 전면에 층간절연막(28)을 증착한다. 이 때, 층간절연막(28)은 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma)막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.Subsequently, an interlayer insulating film 28 is deposited on the entire surface of the resultant product. At this time, the interlayer insulating film 28 may include a BSG (Boro-Silicate-Glass) film, a BPSG (Boro-Phopho-Silicate-Glass) film, a PSG (Phospho-silicate-Glass) film, and a TEOS (Tetra-Ethyl-Ortho-Silicate) film. ), A high density plasma (HDP) film, a spin on glass (SOG) film, or an advanced planarization layer (APL) film, and the like, and an inorganic or organic low dielectric constant film may be used in addition to the oxide film.

이어서, 도 2b에 도시된 바와 같이, 에치 백(Etch Back) 또는 화학적 기계적 연마법(Chemical Mechanical Polishing)을 통해 하드마스크질화막(25)이 드러날 때까지 층간절연막(28a)을 평탄화시킨다.Subsequently, as shown in FIG. 2B, the interlayer insulating film 28a is planarized until the hard mask nitride film 25 is exposed through etching back or chemical mechanical polishing.

계속해서, 도 2c에 도시된 바와 같이, 비트라인과 반도체 기판(21)을 연결해주고, 스토리지노드와 반도체 기판(21)을 연결해주는 랜딩 콘택플러그가 형성될 지역을 패터닝하기 위해 포토레지스트(29)를 도포한다. 이 때, 포토레지스트(29)의 두께는 0.15μm∼0.25μm이다.Subsequently, as shown in FIG. 2C, the photoresist 29 is connected to the bit line and the semiconductor substrate 21, and to pattern the region where the landing contact plug is formed to connect the storage node and the semiconductor substrate 21. Apply. At this time, the thickness of the photoresist 29 is 0.15 µm to 0.25 µm.

이어서, 도 2d에 도시된 바와 같이, 결과물의 전면에 도포한 포토레지스트(29)를 노광을 통해 패터닝하여 포토레지스트 패턴(29a)을 형성한다.Subsequently, as shown in FIG. 2D, the photoresist 29 coated on the entire surface of the resultant is patterned through exposure to form a photoresist pattern 29a.

계속해서, 도 2e에 도시된 바와 같이, 포토레지스트 패턴(29a)을 식각마스크로 비트라인 콘택플러그 예정 지역의 층간절연막(28a)을 제거한 후 애싱(Ashing) 공정을 통해 남아있는 포토레지스트 패턴(29a)을 모두 제거한다. 층간절연막(28a)을 제거하면, 랜딩 콘택플러그가 형성될 비트라인 콘택홀(30)이 형성된다.Subsequently, as shown in FIG. 2E, the photoresist pattern 29a is removed through the ashing process after removing the interlayer dielectric layer 28a of the region where the bit line contact plug is to be formed using an etch mask. Remove all) When the interlayer insulating layer 28a is removed, the bit line contact hole 30 in which the landing contact plug is to be formed is formed.

이어서, 도 2f에 도시된 바와 같이, 식각을 통해 노출된 반도체 기판(21) 상에 선택적 결정 성장법(Selective Epitaxial Growth; 이하 'SEG')으로 실리콘(31)을 성장시킨다. 이 때, 결정 성장법으로 자라는 실리콘(31)의 두께는 30nm∼90nm로 하는 것이 바람직하며 이 때, 공정 온도는 800∼820℃이다. 또한, DCS(SiH2Cl2)의 유량을 120sccm∼180sccm으로, HCL의 유량을 100sccm∼170sccm 주입하고, 인(phosphorus)를 도핑하기 위해 Ph3를 40sccm∼300sccm 사용한다. 이러한 조건을 통해 실리콘(31)을 성장시킨다.Subsequently, as shown in FIG. 2F, silicon 31 is grown on the semiconductor substrate 21 exposed through etching by Selective Epitaxial Growth (SEG). At this time, the thickness of the silicon 31 grown by the crystal growth method is preferably 30 nm to 90 nm, and the process temperature is 800 to 820 ° C. In addition, the flow rate of DCS (SiH 2 Cl 2 ) is 120 sccm to 180 sccm, the flow rate of HCL is 100 sccm to 170 sccm, and Ph 3 is used at 40 sccm to 300 sccm to dope phosphorus. Through this condition, silicon 31 is grown.

이어서, 도 2g에 도시된 바와 같이, 선택적 결정 성장법으로 성장한 실리콘(31)을 포함하는 결과물의 프로파일을 따라 베리어 메탈(barrier metal)로 사용될 티타늄(Ti, 32)과 제 1티타늄 질화막(TiN, 33)을 차례로 증착한다.Subsequently, as shown in FIG. 2G, a titanium (Ti) 32 and a first titanium nitride film (TiN) to be used as a barrier metal along the profile of the resultant product including silicon 31 grown by a selective crystal growth method are described. 33) are deposited one after the other.

티타늄막(32)과 제 1티타늄질화막(33)은 랜딩 콘택플러그 전도막으로 사용되는 텅스텐막과 산화막 계열의 물질과의 접촉으로 인한 텅스텐의 산화를 방지하며, 텅스텐막 증착시 발생된 이온들이 하부로 확장하여 랜딩 콘택플러그의 특성 및 트랜지스터의 특성이 열화되는 것을 방지하는 역할을 한다.  The titanium film 32 and the first titanium nitride film 33 prevent the oxidation of tungsten due to the contact between the tungsten film used as the landing contact plug conductive film and the oxide-based material, and the ions generated during the deposition of the tungsten film It extends to and prevents deterioration of the characteristics of the landing contact plug and the characteristics of the transistor.

이 때, 티타늄(32)은 7nm∼12nm 두께로 물리기상증착법(Physical Vapor Deposition; 이하 'PVD')으로 증착하고. 제 1티타늄질화막(33)도 10nm∼20nm의 두께를 갖도록 PVD를 사용하여 증착한다. At this time, the titanium (32) is deposited by physical vapor deposition (Physical Vapor Deposition; 'PVD') to a thickness of 7nm to 12nm. The first titanium nitride film 33 is also deposited using PVD so as to have a thickness of 10 nm to 20 nm.

베리어 메탈의 두께가 두꺼울수록 층간연결 저항이 증가하기 때문에 가능한 얇게 증착한다.The thicker the barrier metal, the thinner it is, because the interlayer resistance increases.

한편, 베리어 메탈로 티타늄과 티타늄질화막을 모두 사용하였으나, 티타늄과 티타늄질화막 이외에 탄탈륨(Ta), 탄탈륨질화막(TaN) 등도 사용이 가능하다.Meanwhile, although both titanium and titanium nitride films are used as the barrier metal, tantalum (Ta) and tantalum nitride films (TaN) may be used in addition to titanium and titanium nitride films.

이어서, 티타늄(32)과 제 1티타늄질화막(33)을 적층하여 형성한 후 700℃∼ 800℃의 온도에서 급속열처리(Rapid Thermal Process)하여 티타늄과 에피텍셜 실리콘 사이에 티타늄실리사이드(TiSix, 도시 생략)를 형성한다. Subsequently, the titanium 32 and the first titanium nitride film 33 are laminated and formed, followed by a rapid thermal process at a temperature of 700 ° C. to 800 ° C. to form titanium and epitaxial silicon. Titanium silicide (TiSi x , not shown) is formed therebetween.

티타늄실리사이드는 도체인 티타늄질화막과 반도체인 실리콘 사이에 오믹 콘택(Ohmic comtact)을 형성하기 위해서이고, 티타늄실리사이드가 없는 경우 콘택 저항이 수십 배 증가하기 때문에 콘택 저항 감소의 목적으로 티타늄실리사이드를 형성한다. Titanium silicide is used to form ohmic contacts between a titanium nitride film as a conductor and silicon as a semiconductor. In the absence of titanium silicide, titanium silicide forms titanium silicide for the purpose of reducing contact resistance.

티타늄(32)은 반응성이 강하기 때문에, 실리콘(31) 위에 산화막과 같은 이물질이 소량 존재하여도 이들과 반응함으로써, 유효 콘택 면적을 넓히는 역할도 수행한다.Since the titanium 32 is highly reactive, even if a small amount of foreign matter such as an oxide film is present on the silicon 31, the titanium 32 also plays a role of widening the effective contact area.

이어서, 도 2h에 도시된 바와 같이, 결과물의 전면에 텅스텐 플러그의 확산방지막으로 사용될 제 2티타늄질화막(34)을 증착한다.Then, as shown in FIG. 2H, a second titanium nitride film 34 to be used as a diffusion barrier of the tungsten plug is deposited on the entire surface of the resultant.

이 때, 제 2티타늄질화막(34)은 CVD로 7nm∼15nm의 두께를 갖도록 증착한다.At this time, the second titanium nitride film 34 is deposited to have a thickness of 7 nm to 15 nm by CVD.

계속해서, 도 2i에 도시된 바와 같이, 결과물의 전면에 랜딩 콘택플러그 형성을 위한 전도막인 텅스텐(35)(W)을 CVD로 70nm∼150nm의 두께를 갖도록 증착한다. Subsequently, as shown in FIG. 2I, tungsten 35 (W), which is a conductive film for forming a landing contact plug, is deposited on the entire surface of the resultant so as to have a thickness of 70 nm to 150 nm by CVD.

한편, 랜딩 콘택플러그 전도막으로 전술한 텅스텐막 이외에 텅스텐실리사이드, 코발트, 코발트 실리사이드 또는 티타늄질화막 등을 포함하는 막을 사용할 수 있다.As the landing contact plug conductive film, a film including tungsten silicide, cobalt, cobalt silicide or a titanium nitride film may be used in addition to the above-described tungsten film.

이어서, 도 2j에 도시된 바와 같이, 전면 에치 백 또는 화학적 기계적 연마 (CMP)를 통해 텅스텐막(35a), 제 2티타늄질화막(34a), 제 1티타늄질화막(33a), 티타늄막(32a)을 분리(Isolation)시킴으로써 비트라인 콘택플러그를 형성한다.Subsequently, as shown in FIG. 2J, the tungsten film 35a, the second titanium nitride film 34a, the first titanium nitride film 33a, and the titanium film 32a are formed by a front etch back or chemical mechanical polishing (CMP). Isolation forms a bit line contact plug.

상술한 바와 같이, 콘택홀 내부에 선택적 결정 성장법을 이용하여 실리콘을 성장시켜 티타늄과 에피텍셜 실리콘 사이에 오믹 콘택을 형성하므로써 콘택 저항을 감소시킬 수 있다.As described above, the contact resistance can be reduced by growing silicon inside the contact hole using a selective crystal growth method to form an ohmic contact between titanium and epitaxial silicon.

또한, 콘택홀의 표면을 깨끗하게 하고 비저항이 높은 폴리실리콘 대신 텅스텐을 사용함으로써 스토리지노드에서 반도체 기판의 액티브 영역으로 연결되는 콘택 저항을 최대 1/4까지 감소시킬 수 있고, 비트라인에서 액티브 영역으로 연결되는 콘택 저항도 크게 감소한다.In addition, by using tungsten instead of high-resistance polysilicon, the contact resistance from the storage node to the active region of the semiconductor substrate can be reduced by up to a quarter, and the bit line to the active region can be reduced. Contact resistance is also greatly reduced.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 금속 플러그를 사용하므로써, 플러그 및 콘택 저항을 낮출 수 있으므로 회로를 흐르는 전류의 양이 증가하여 소자의 동작 속도를 향상시켜 고품질의 제품에 적용할 수 있다.The present invention described above can lower the plug and the contact resistance by using the metal plug, so that the amount of current flowing through the circuit is increased to improve the operation speed of the device and can be applied to high quality products.

또한, 스토리지노드 저항을 감소시킴으로써 tWR 페일을 대폭 줄일 수 있으므로 소자의 수율을 향상시킬 수 있다.In addition, by reducing the storage node resistance, the tWR fail can be greatly reduced, thereby improving device yield.

Claims (12)

반도체 기판 상에 게이트 라인을 형성하는 단계;Forming a gate line on the semiconductor substrate; 상기 게이트 라인을 포함하는 기판 전면에 층간절연막을 형성하고 상기 층간절연막의 소정 영역을 제거하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계;Forming a contact hole exposing the semiconductor substrate by forming an interlayer insulating film over the substrate including the gate line and removing a predetermined region of the interlayer insulating film; 선택적 결정 성장법으로 상기 콘택홀 내에 실리콘을 성장시키는 단계;Growing silicon in the contact hole by a selective crystal growth method; 상기 콘택홀의 프로파일을 따라 제 1베리어 메탈을 형성하는 단계;Forming a first barrier metal along the profile of the contact hole; 결과물의 전면에 열처리를 진행하는 단계;Performing heat treatment on the entire surface of the resultant product; 상기 열처리한 제 1베리어 메탈 상에 제 2베리어 메탈을 형성하는 단계;Forming a second barrier metal on the heat treated first barrier metal; 상기 제 2베리어 메탈 상에 텅스텐을 형성하여 상기 콘택홀을 매립하는 단계; 및Filling the contact hole by forming tungsten on the second barrier metal; And 화학적 기계적 연마 또는 에치백 공정을 적용하여 상기 텅스텐을 제거하되, 상기 층간절연막 상에 형성된 상기 제 1, 제 2베리어 메탈까지 모두 제거하여 상기 층간절연막을 노출시키는 단계Removing the tungsten by applying a chemical mechanical polishing or etch back process, and removing all the first and second barrier metals formed on the interlayer insulating layer to expose the interlayer insulating layer. 를 포함하는 반도체 소자의 콘택플러그 제조 방법.Contact plug manufacturing method of a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 선택적 결정 성장은 800℃∼820℃의 온도로 실리콘을 성장시키는 반도 체 소자의 콘택플러그 제조 방법.The selective crystal growth is a contact plug manufacturing method of a semiconductor device to grow silicon at a temperature of 800 ℃ to 820 ℃. 제 1항 또는 제 2항 중 어느한 항에 있어서,The method according to claim 1 or 2, 상기 선택적 결정 성장은 DCS의 유량을 120sccm∼180sccm으로, HCL의 유량을 100sccm∼170sccm으로 진행하는 반도체 소자의 콘택플러그 제조 방법.The selective crystal growth is a method of manufacturing a contact plug of a semiconductor device to advance the flow rate of DCS to 120sccm to 180sccm, the flow rate of HCL to 100sccm to 170sccm. 제 2항에 있어서,The method of claim 2, 상기 실리콘은 30nm∼90nm의 두께로 형성하는 반도체 소자의 콘택플러그 제조 방법.The silicon is a contact plug manufacturing method of a semiconductor device to form a thickness of 30nm to 90nm. 제 1항에 있어서,The method of claim 1, 상기 제 1베리어 메탈은 티타늄과 티타늄질화막의 적층 구조로 형성하는 반도체 소자의 콘택플러그 제조 방법.The first barrier metal is a contact plug manufacturing method of a semiconductor device formed of a laminated structure of titanium and titanium nitride film. 제 5항에 있어서,The method of claim 5, 상기 티타늄은 7nm∼15nm, 상기 티타늄질화막은 10nm∼15nm 두께로 형성하는 반도체 소자의 콘택플러그 제조 방법.And a titanium nitride film having a thickness of 7 nm to 15 nm and a titanium nitride film having a thickness of 10 nm to 15 nm. 제 1항에 있어서,The method of claim 1, 상기 제 1베리어 메탈은 물리기상증착법으로 형성하는 반도체 소자의 콘택플러그 제조 방법.The method of claim 1, wherein the first barrier metal is formed by physical vapor deposition. 제 1항에 있어서,The method of claim 1, 상기 열처리는 750℃∼850℃의 온도로 진행하는 반도체 소자의 콘택플러그 제조 방법.The heat treatment is a contact plug manufacturing method of a semiconductor device to proceed at a temperature of 750 ℃ to 850 ℃. 제 1항에 있어서,The method of claim 1, 상기 제 2베리어 메탈은 7nm∼15nm의 두께로 화학기상증착법으로 형성하는 반도체 소자의 콘택플러그 제조 방법.The second barrier metal is a contact plug manufacturing method of a semiconductor device which is formed by chemical vapor deposition in a thickness of 7nm to 15nm. 제 1항 또는 제 9항 중 어느한 항에 있어서,The method according to any one of claims 1 to 9, 상기 제 2베리어 메탈은 티타늄질화막을 사용하는 반도체 소자의 콘택플러그 제조 방법.The second barrier metal is a contact plug manufacturing method of a semiconductor device using a titanium nitride film. 제 1항에 있어서,The method of claim 1, 상기 텅스텐은 70nm∼150nm의 두께로 화학기상증착법으로 형성하는 반도체 소자의 콘택플러그 제조 방법.The tungsten is a contact plug manufacturing method of a semiconductor device which is formed by chemical vapor deposition in a thickness of 70nm to 150nm. 제 1항에 있어서,The method of claim 1, 상기 결과물에 열처리를 진행하는 단계는,The step of performing heat treatment on the resultant, 티타늄과 상기 에피텍셜 실리콘 사이에 티타늄실리사이드를 형성하는 반도체 소자의 콘택플러그 제조 방법.A method of manufacturing a contact plug for a semiconductor device, wherein titanium silicide is formed between titanium and the epitaxial silicon.
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