KR20010068593A - 웨이퍼 레벨 패키지 - Google Patents

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KR20010068593A
KR20010068593A KR1020000000586A KR20000000586A KR20010068593A KR 20010068593 A KR20010068593 A KR 20010068593A KR 1020000000586 A KR1020000000586 A KR 1020000000586A KR 20000000586 A KR20000000586 A KR 20000000586A KR 20010068593 A KR20010068593 A KR 20010068593A
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류기태
윤한신
유성수
김영실
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이수남
주식회사 칩팩코리아
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    • H01L2224/13026Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body

Abstract

본 발명은 웨이퍼 레벨 패키지를 개시한다. 개시된 본 발명은, 본드 패드가 배치된 반도체 칩의 표면에 본드 패드가 노출되도록 글래스가 접착된다. 글래스 표면에 응력 흡수층이 형성된다. 일단이 본드 패드에 연결되고 타단은 응력 흡수층 표면에 위치하는 금속 패턴이 글래스 표면에 증착된다. 응력 흡수층상에 위치하는 금속 패턴의 타단이 노출되도록, 글래스 표면에 솔더 레지스트가 도포된다. 노출된 금속 패턴의 타단에 접합 보조층이 형성되고, 접합 보조층상에 솔더 볼이 마운트된다.

Description

웨이퍼 레벨 패키지{WAFER LEVEL PACKAGE}
본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 보다 구체적으로는 웨이퍼 상태에 패키징 공정이 실시되어 구성되는 웨이퍼 레벨 패키지에 관한 것이다.
반도체 패키지는 반도체 칩의 본드 패드에 전기적으로 연결된 접속 매개체를 포함한다. 접속 매개체는 통상적으로 금속 와이어에 의해 본드 패드에 연결되고,전체 결과물이 봉지제로 봉지된다. 한편, 봉지제로부터 노출된 접속 매개체의 볼 랜드에 보드에 실장되는 외부 접속 단자가 접합된다. 현재 반도체 패키지의 외부 접속 단자로는 솔더 볼이 주로 사용된다. 솔더 볼은 기존의 리드 프레임보다 전기 신호 전달 경로가 대폭 단축되는 잇점이 있다.
한편, 현재 주류를 이루면서 개발 추세에 있는 패키지는 개개의 반도체 칩에 대해 패키징 공정이 실시되는 형태가 아니라 웨이퍼 레벨에서 모든 패키징 공정이 실시된 후 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하여 구성되는 웨이퍼 레벨 패키지로서, 이러한 웨이퍼 레벨 패키지의 기존 구조를 개략적으로 설명하면 다음과 같다.
웨이퍼 표면에는 한 예로 실리콘 질화막인 보호막이 도포되어 있다. 웨이퍼에 구성된 반도체 칩의 본딩 패드는 식각에 의해 보호막에 형성된 홈을 통해 노출되어 있다.
이러한 상태에서, 보호막 전체 표면에 하부 절연층을 도포한다. 본딩 패드 상부에 위치한 하부 절연층 부분을 식각하여, 본딩 패드를 노출시킨다. 하부 절연층상에 금속막을 증착한 후 이를 패터닝하여, 일단이 본딩 패드에 전기적으로 연결된 금속 패턴을 형성한다. 하부 절연층 표면에 상부 절연층을 도포하고, 금속 패턴의 타단 상부에 위치한 상부 절연층 부분을 식각하여, 금속 패턴의 타단을 노출시킨다. 노출된 금속 패턴의 타단이 솔더 볼이 마운트되는 볼 랜드가 된다. 볼 랜드에 접합 보조층(UBM)을 형성한 후, 솔더 볼을 접합 보조층상에 마운트한다.
이러한 공정은 웨이퍼 레벨에서 실시되고, 마지막으로 스크라이브 라인을 따라 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하므로써, 웨이퍼 레벨 패키지가 완성된다.
그런데, 상기된 구조로 이루어진 웨이퍼 레벨 패키지가 갖는 취약점은 솔더 볼의 접합 강도이다. 솔더 볼이 실장되는 보드와 반도체 칩간의 열팽창계수 차이는 4배 정도로 매우 크다. 따라서, 열팽창계수 차이로 인해 발생되는 열적 응력이 솔더 볼이 집중 인가되어, 솔더 볼에 크랙이 발생되는 문제점이 있다.
기존의 웨이퍼 레벨 패키지에서 이러한 열적 응력을 완충시키는 층이 바로 절연층이다. 그러므로, 절연층을 두껍게 형성하면, 상기된 문제가 해소될 것으로 생각될 수도 있으나, 절연층의 두께에는 제한이 따른다. 그 이유는, 절연층의 두께를 두껍게 형성하면, 본드 패드를 노출시키는 비아홀의 깊이가 깊어지게 되어, 금속 패턴이 깊은 비아홀을 통해 본드 패드에 확실하게 접촉되기가 매우 곤란하기 때문이다.
그래서, 최근에는 절연층의 두께는 그대로 유지하고 다른 층을 새로이 추가하여 열적 응력을 완충시키는 방안이 제시되었는데, 새로이 추가되는 층은 반도체 칩과 열팽창계수 차이가 크지 않는 글래스이다.
도 1에 글래스를 갖는 종래의 웨이퍼 레벨 패키지가 단면도로 도시되어 있다. 도 1에 도시된 바와 같이, 본드 패드(2)는 반도체 칩(1)의 표면에 형성된 보호층(3)으로부터 노출되는데, 특히 본드 패드(2)는 반도체 칩(1)의 측면보다 돌출되는 길이를 갖는다. 보호층(3) 표면과 반도체 칩(1)의 밑면 각각에 레진과 같은 절연층(4,5)이 형성되어 있다. 각 절연층(4,5)의 상하면에 글래스(6,7)가 접착되어있다. 특히, 상부에 배치된 절연층(4)과 글래스(7)의 측면은 경사지게 형성되어 있고, 연장된 본드 패드(2)가 경사진 절연층(4)으로부터 노출되어 있다.
글래스(7) 표면과 측면을 따라 금속 패턴(8)이 증착되어서, 노출된 본드 패드(2)와 접촉되어 전기적으로 연결되어 있다. 금속 패턴(8)상에는 솔더 레지스트(9)가 도포되어 있고, 솔더 레지스트(9)로부터 노출된 금속 패턴(8)의 표면 부분에 솔더 볼(10)이 마운트되어 있다.
그런데, 종래의 웨이퍼 레벨 패키지는 본드 패드를 반도체 칩의 측면보다 돌출되도록 길게 형성해야 하는 문제점이 있다. 또한, 절연층과 글래스가 반도체 칩의 상하 각각에 배치되어야 하고, 특히 상부에 배치된 절연층과 글래스의 측면을 경사지게 형성해야 하므로, 공정수가 많아지고 복잡해지는 단점이 있다.
또한, 솔더 볼이 금속 패턴상에 직접 마운트되므로, 웨이퍼 레벨 패키지가 안고 있는 최대 단점인 솔더 볼의 접합 강도가 역시 문제가 된다.
따라서, 본 발명은 종래의 웨이퍼 레벨 패키지가 안고 있는 문제점을 해소하기 위해 안출된 것으로서, 본드 패드를 길게 연장하지 않으면서 웨이퍼 상부에만 글래스가 배치되도록 하여, 공정수를 줄이면서 공정이 간단해지는 웨이퍼 레벨 패키지를 제공하는데 목적이 있다.
본 발명의 다른 목적은, 솔더 볼의 접합 강도를 강화시키는데 있다.
도 1은 종래의 웨이퍼 레벨 패키지를 나타낸 단면도.
도 2 내지 도 6은 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
20 ; 웨이퍼 21 ; 본드 패드
22 ; 보호층 30 ; 글래스
31 ; 접착제 40 ; 응력 흡수층
50 ; 금속 패턴 60 ; 솔더 레지스트
70 ; 솔더 볼 80 ; 접합 보조층
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 웨이퍼 레벨 패키지는다음과 같은 구성으로 이루어진다.
본드 패드가 배치된 반도체 칩의 표면에 본드 패드가 노출되도록 글래스가 접착된다. 글래스 표면에 응력 흡수층이 형성된다. 일단이 본드 패드에 연결되고 타단은 응력 흡수층 표면에 위치하는 금속 패턴이 글래스 표면에 증착된다. 응력 흡수층상에 위치하는 금속 패턴의 타단이 노출되도록, 글래스 표면에 솔더 레지스트가 도포된다. 노출된 금속 패턴의 타단에 접합 보조층이 형성되고, 접합 보조층상에 솔더 볼이 마운트된다.
상기된 본 발명의 구성에 의하면, 글래스가 반도체 칩 상부에만 배치되면서 본드 패드를 길게 연장하지 않아도 되므로, 공정수가 줄어들면서 공정이 간단해진다. 또한, 금속 패턴의 타단 하부에는 응력 흡수층이 배치되어서, 솔더 볼에 가해지는 열적 응력이 응력 흡수층에 의해 흡수되어, 솔더 볼의 접합 강도가 강화된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
도 2 내지 도 6은 본 발명에 따른 웨이퍼 레벨 패키지를 제조 공정 순서대로 나타낸 단면도이다.
먼저, 도 2에 도시된 바와 같이, 웨이퍼(20)에는 복수개의 반도체 칩이 구성되어 있고, 각 반도체 칩의 본드 패드(21)는 웨이퍼(20) 표면에 배치되어 있다. 또한, 웨이퍼(20) 표면에는 본드 패드(21)가 노출되도록 보호층(22)이 형성되어 있다. 이러한 상태에서, 접착제(31)를 매개로 글래스(30)를 웨이퍼(20) 표면에 접착한다.
그런 다음, 도 3에 도시된 바와 같이, 본드 패드(21) 상부에 위치한접착제(31)와 글래스(30) 부분을 식각하여, 본드 패드(21)를 노출시킨다. 즉, 본 발명에서는, 글래스(30)가 웨이퍼(10) 상부에만 배치되고 하부에는 배치되지 않는다. 또한, 글래스(30)에 경사진 측면을 형성하지도 않는다.
이어서, 글래스(30)의 표면에 응력 흡수층(40)을 프린트하여 형성하는데, 응력 흡수층(40)의 위치는 후술되는 솔더 볼이 마운트되는 볼 랜드 위치가 된다. 한편, 응력 흡수층(40)은 명칭대로 응력을 흡수하는 기능을 갖는 층으로서, 실리콘이나 폴리이미드 재질이 사용될 수 있다.
이어서, 도 4와 같이 금속막을 글래스(40)상에 증착한 후 이를 패터닝하여, 일단이 본드 패드(21)에 연결되고 타단은 응력 흡수층(40) 전체를 둘러싸는 형태가 되는 금속 패턴(50)을 형성한다. 금속 패턴(50)의 재질로는 알루미늄, 구리, 니켈, 텅스텐, 티타늄텅스텐 및 크롬으로 구성된 그룹으로부터 선택되는 하나 또는 2개 이상의 합금이 바람직하다.
그런 다음, 도 5에 도시된 바와 같이, 솔더 레지스트(60)를 글래스(30) 표면에 도포한 후, 응력 흡수층(40) 상부에 위치한 금속 패턴(50)의 타단이 노출되도록 솔더 레지스트(60)를 식각한다. 식각 방법 대신에 프린트법을 사용할 수도 있다.
이어서, 노출된 금속 패턴(50)의 타단상에 접합 보조층(80:UBM)을 형성한 후, 솔더 볼(70)을 접합 보조층(80)상에 마운트한다. 마지막으로, 스크라이브 라인을 따라 웨이퍼(10)를 절단하면, 도 6에 도시된 본 발명에 따른 웨이퍼 레벨 패키지가 완성된다.
여기서, 솔더 볼(70)의 하부에는 응력 흡수층(40)이 배치되어 있으므로, 반도체 칩과 보드간의 열팽창계수 차이에 의해 발생되는 열적 응력이 응력 흡수층(40)에서 흡수된다. 따라서, 솔더 볼(70)에 가해지는 열적 응력이 완화되어, 솔더 볼(70)의 접합 강도가 취약해지는 현상이 방지된다. 물론, 반도체 칩과 열팽창계수가 유사한 글래스(30)가 사용되므로 매우 큰 열적 응력은 발생되지 않지만, 이러한 열적 응력의 많은 부분이 응력 흡수층(40)에서 흡수되어, 솔더 볼(70)에 크랙이 발생되는 현상이 억제된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 글래스가 반도체 칩의 상부에만 배치되고 또한 경사진 측면을 형성하지 않아도 되며, 특히 본드 패드를 길게 연장하지도 않아도 되므로, 패키징 공정이 간단해지게 된다.
특히, 볼 랜드에 응력 흡수층이 배치되므로써, 열적 응력이 응력 흡수층에서 대부분 흡수되어, 솔더 볼에 가해지는 열적 응력이 완화된다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (4)

  1. 표면에 본드 패드가 배치된 반도체 칩;
    상기 본드 패드가 노출되도록, 상기 반도체 칩 표면에 접착된 글래스;
    일단이 상기 본드 패드에 연결된 금속 패턴;
    상기 금속 패턴의 타단이 노출되도록, 상기 글래스상에 도포된 솔더 레지스트;
    상기 금속 패턴의 타단상에 형성된 접합 보조층; 및
    상기 접합 보조층상에 마운트된 솔더 볼을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
  2. 제 1 항에 있어서, 상기 금속 패턴의 타단과 글래스 사이에 응력 흡수층이 개재된 것을 특징으로 하는 웨이퍼 레벨 패키지.
  3. 제 2 항에 있어서, 상기 응력 흡수층의 재질은 실리콘 또는 폴리이미드인 것을 특징으로 하는 웨이퍼 레벨 패키지.
  4. 제 1 항에 있어서, 상기 금속 패턴은 알루미늄, 구리, 니켈, 텅스텐, 티타늄텅스텐 및 크롬으로 구성된 그룹으로부터 선택되는 하나 또는 2개 이상의 합금인 것을 특징으로 하는 웨이퍼 레벨 패키지.
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* Cited by examiner, † Cited by third party
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KR100460048B1 (ko) * 2002-02-06 2004-12-04 주식회사 칩팩코리아 범프 칩 케리어 패키지 및 그의 제조방법
US8872306B2 (en) 2012-06-13 2014-10-28 Samsung Electronics Co., Ltd. Electrical interconnection structures including stress buffer layers

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