KR20010065772A - 트렌치를 이용한 플래쉬 메모리소자 및 그의 제조방법 - Google Patents

트렌치를 이용한 플래쉬 메모리소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 플로팅 게이트와 콘트롤 게이트간의 커플링비와 소자크기의 축소마진을 향상시킨 트렌치를 이용한 플래쉬 메모리소자 및 그의 제조방법에 관한 것이다.
본 발명의 트렌치를 이용한 플래쉬 메모리소자의 제조방법은 본 발명은 반도체 기판에 게이트 산화막과 플로팅 게이트, 소오스/드레인 그리고 게이트 측벽 스페이서를 형성하는 단계와; 상기 플로팅 게이트사이의 기판상에 제1층간 절연막을 형성하여 평탄화하는 단계와; 기판전면에 제2층간 절연막을 형성하여 평탄화시키는 단계와; 상기 게이트일측의 스페이서의 일부분과 플로팅 게이트상부의 제2층간 절연막을 식각하여 트렌치를 형성하는 단계와; 트렌치내에 유전체막 및 적층구조의 콘트롤 게이트를 형성하는 단계를 포함한다.

Description

트렌치를 이용한 플래쉬 메모리소자 및 그의 제조방법{FLASH MEMORY DEVICE USING TRENCH AND METHOD FOR FABRICATING THE SAME}
본 발명은 트렌치를 이용한 플래쉬 메모리소자에 관한 것으로서, 보다 구체적으로는 커플링비를 확보하고 소자의 크기축소에 대한 마진을 향상시킬 수 있는 플래쉬 메모리소자 및 그의 제조방법에 관한 것이다.
종래의 스택 게이트 구조를 갖는 플래쉬 메모리소자에서는 콘트롤 게이트와 플로팅 게이트를 각각 폴리실리콘막과 폴리사이드 구조를 이용하여 형성하였으나, 이러한 스택 게이트 구조를 갖는 플래쉬 메모리소자는 소자의 크기가 축소됨에 따라 공정마진이 작아지는 문제점이 있었다.
즉, 횡방향으로는 소자의 크기를 축소시키면서도 소자의 속도문제로 인하여 종방향으로는 소자의 크기를 축소시킬 수 없었다.
또한, 스택게이트구조를 갖는 플래쉬 메모리소자에 있어서, 셀 트랜지스터를 형성하는 경우 주변영역의 트랜지스터의 게이트를 형성하기 위하여 주변영역의 게이트영역만이 노출되도록 감광막 패턴을 형성하고 이를 마스크로 하여 게이트 식각공정을 수행하여 게이트를 형성한 다음 감광막을 제거하고, 이어서 셀영역의 트랜지스터의 게이트를 형성하기 위하여 셀영역의 게이트 영역만이 노출되도록 감광막 패턴을 형성하고 게이트 라인의 반사방지막(ARC)과 폴리실리콘막의 식각선택비를 이용한 셀프얼라인 식각공정을 수행하여 게이트를 형성한 다음 감광막을 제거하는 공정을 수행하였다.
그러나, 상기한 바와같은 방법으로 셀프얼라인 식각공정을 수행하여 셀 트랜지스터를 형성하는 경우에는, 도 1에서와 같이 게이트라인(워드라인)의 반사방지막이 손상되어 심한 경우 도 1에서와 같이 게이트 라인의 단선을 초래하거나, 도 2에서와 같이 폴리잔유물이 존재하는 등의 문제점이 있었다.
게이트 라인의 손상은 토폴로지에 기인한 것으로서, 게이트라인을 형성하기 위한 게이트 마스크용 감광막의 두께가 얇은 곳이 존재하기 때문이다.
이를 해결하기 위해서는 플로팅 게이트용 폴리실리콘막이나 콘트롤 게이트용폴리사이드의 두께를 얇게 형성하여 토폴로지를 완화시켜 주어야 하는데, 이는 소자의 속도에 관련되는 요소로서 그 한계가 존재한다.
또한, 종래의 스택 게이트 구조를 갖는 플래쉬 메모리소자에 있어서, 식각공정후 식각시 발생된 손상을 보상해주기 위해서 재산화공정을 수행하는데, 제1폴리실리콘막과 제2폴리실리콘막의 식각, 유전체막인 ONO막의 식각, 게이트 식각 및 셀프얼라인 식각공정등의 많은 식각공정후 재산화공정을 수행하여야 하기 때문에 소자의 열적부담(thermal budget)이 증가하여 열적 마진이 부족하고, 셀트랜지스터의 크기축소에 대한 마진을 확보하기 어려운 문제점이 있었다. 또한, 재산화공정에 의해 ONO산화막의 두께가 증가하는 문제점이 있었다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서,트렌치를 이용하여 콘트롤 게이트를 형성하여 줌으로써 커플링비를 확보할 수 있으며, 소자의 축소마진을 확보할 수 있는 플래쉬 메모리소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 식각공정을 감소시켜 재산화에 의한 열적마진을 확보하고 소자의 축소마진을 확보할 수 있는 트렌치를 이용한 플래쉬 메모리소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 스택게이트 구조의 플래쉬 메모리소자의 제조시 셀프얼라인식각공정에서 발생되는 게이트 라인의 손상을 보여주는 도면,
도 2는 종래의 스택 게이트구조의 플래쉬 메모리소자의 제조시 남아있는 폴리실리콘 잔유물을 보여주는 도면,
도 3a 내지 도 3h는 본 발명의 실시예에 따른 트렌치를 이용한 플래쉬 메모리소자의 제조공정도를 도시한 도면,
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 산화막
13 : 플로팅 게이트 14 : 측벽 스페이서
15, 16 : 소오스/드레인 영역 17 : 제1층간 절연막
18 : 제2층간 절연막 19 : 트렌치
20 : ONO 막 21 : 폴리실리콘막
22 : 폴리사이드 23 : 제3층간 절연막
24 : 금속콘택 25 : 콘택 플러그
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판에 게이트 산화막과 플로팅 게이트, 소오스/드레인 그리고 게이트 측벽 스페이서를 형성하는 단계와; 상기 플로팅 게이트사이의 기판상에 제1층간 절연막을 형성하여 평탄화하는 단계와; 기판전면에 제2층간 절연막을 형성하여 평탄화시키는 단계와; 상기 게이트일측의 스페이서의 일부분과 플로팅 게이트상부의 제2층간 절연막을 식각하여 트렌치를 형성하는 단계와; 트렌치내에 유전체막 및 적층구조의 콘트롤 게이트를 형성하는 단계를 포함하는 플래쉬 메모리소자의 제조방법을 제공하는 것을 특징으로 한다.
상기 제1층간 절연막은 BPSG막, SOG막, HDP 산화막중 하나이며, 상기 막들중 하나를 층착한 다음 플로팅 게이트가 노출될 때까지 CMP공정 또는 에치백공정을 수행하여 제1층간 절연막을 평탄화시키거나 또는 BPSG막과 SOG막을 순차 적층한 다음 상기 SOG막이 완전히 제거될 때까지 CMP 공정 또는 에치백공정을 수행하여 평탄화시키는 것을 특징으로 한다.
상기 플로팅 게이트는 2500Å이상의 두께를 갖는 폴리실리콘막으로 이루어지는 것을 특징으로 한다.
본 발명의 콘트롤 게이트를 형성하는 방법은 트렌치를 포함한 제2층간 절연막상에 ONO막, 폴리실리콘막 및 폴리사이드를 순차 형성한 다음 CMP공정 또는 에치백공정중 하나를 수행하여 트렌치내에만 콘트롤 게이트를 형성하는 것을 특징으로 한다. 상기 트렌치는 상기 플로팅 게이트의 길이와 동일한 폭을 가지며, 상기 플로팅 게이트의 에지로부터 0.1 내지 0.2μm 어긋나서 형성되는 것을 특징으로 한다.
본 발명은 콘트롤 게이트를 형성한 다음 기판전면에 걸쳐 제3층간 절연막을 형성하는 단계와; 상기 소오스/드레인 영역이 노출되도록 상기 제3층간 절연막을 식각하여 금속콘택을 형성하는 단계와; 상기 금속콘택을 통해 상기 소오스/드레인영역과 접촉되는 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판에 형성된 게이트산화막과 플로팅 게이트 그리고 플로팅 게이트의 측벽에 형성된 스페이서와; 상기 플로팅 게이트의 양측의 반도체 기판내에 형성된 소오스/드레인 영역과; 상기 플로팅 게이트사이의 기판상에 형성된 제1층간 절연막과; 상기 플로팅 게이트와 플로팅 게이트의 일측의 스페이서를 노출시키는 트렌치를 구비한, 반도체 기판상에 형성된 제2층간 절연막과; 상기 트렌치내에 형성된 유전체막과 적층구조의 콘트롤 게이트와; 상기 소오스/드레인 영역을 노출시키는 금속콘택을 구비한, 기판전면에 걸쳐 형성된 제3층간 절연막과; 상기 금속콘택을 통해 상기 소오스/드레인 영역과 접촉되는, 상기 제3층간 절연막상에 형성되는 금속배선을 구비하는 플래쉬 메모리소자를 제공하는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 트렌치를 이용한 플래쉬 메모리소자의 제조공정도를 도시한 것이다.
도 3a에 도시된 바와같이, 반도체 기판(11)상에 통상적인 방법으로 게이트 산화막(12) 및 제1폴리실리콘막으로된 플로팅 게이트(13)을 형성한 다음, 이온주입공정을 실시하여 셀트랜지스터의 소오스/드레인 영역(14, 15)를 형성한다. 이어서, 플로팅 게이트(13)의 측벽에 스페이서(16)를 형성한다.
도 3b에 도시된 바와같이 기판전면에 걸쳐 제1층간 절연막(17)을 형성한 다음, 플로팅 게이트(13)가 노출될 때까지 습식 또는 건식에치백공정을 실시하면 도 3c와 같이 된다.
이때, 평탄화용 제1층간 절연막(17)으로는 BPSG막, SOG막, 또는 고밀도 플라즈마(HDP) 산화막중 하나를 사용한다. 또는 제1층간 절연막(17)으로 BPSG막과 SOG막을 적층한 다음 SOG막이 제거될 때까지 에치백공정을 실시하여 제1층간 절연막(17)을 형성하기도 한다.
그리고, 상기 제1층간 절연막(17)의 식각시 에치백공정대신에 화학적 기계적 연마방법(CMP)을 이용할 수도 있다.
도 3d에 도시된 바와같이 기판전면에 걸쳐 제2층간 절연막(18)을 증착한 다음, 셀영역만 노출되도록 감광막 패턴(도면상에는 도시되지 않음)을 형성한 다음 이를 마스크로 하여 상기 제2층간 절연막(18)을 식각하여 플로팅 게이트(13)가 노출되도록 트렌치(19)를 형성한다.
이때, 트렌치(19)의 폭(W)은 플로팅 게이트(13)의 길이와 동일하도록 설정되고, 트렌치(19)는 플로팅 게이트(13)의 일측 에지로부터 0.1 내지 0.2μm 만큼 어긋나서 형성된다.
플로팅 게이트(13)용 제1폴리실리콘막과 절연막인 산화막의 식각선택비를 이용하여 플로팅 게이트로부터 0.1 내지 0.2μm 만큼 시프트되도록 식각타겟을 잡는다. 이를 위하여 플로팅 게이트(13)용 제1폴리실리콘막은 2500Å이상의 두께로 형성한다.
또한, 트렌치(19) 형성을 위한 제1층간 절연막(17)의 식각시 플로팅 게이트(13)의 일측의 스페이서가 일부분 식각되므로, 후속의 콘트롤게이트 형성시 플로팅 게이트와 콘트롤게이트간의 커플링비를 향상시키게 된다.
도 3e 에 도시된 바와같이 트렌치(19)를 포함한 제2층간 절연막(18)상에 유전체막인 ONO 막(20), 콘트롤 게이트용 제2폴리실리콘막(21)과 텅스텐 실리사이드(WSix) (22)를 순차적으로 형성하여 트렌치(19)를 매립한다.
도 3f에 도시된 바와같이 블랭킷 에치백공정(blanket etch back)을 수행하여 트렌치(19)내에만 상기 ONO막(20a)과, 제2폴리실리콘막(21a)과 텅스텐 실리사이드(22a)가 남도록 식각하여 폴리실리콘막과 폴리사이드로 된 적층구조의 콘트롤게이트(CS)를 형성한다.
이때, 콘트롤 게이트를 형성하기 위한 제2폴리실리콘막(21a)과 텅스텐 실리사이드(22a)의 식각시 블랭킷 에치백공정대신에 CMP공정을 이용하여 식각할 수도 있다.
도 3g에 도시된 바와같이 평탄화용 제3층간 절연막(23)을 기판전면에 형성하고, 소오스/드레인 영역(14, 15)이 노출되도록 제3층간 절연막(23)을 식각하여 금속콘택(24)을 형성한다.
도 3h에 도시된 바와같이 금속콘택(24)내에 금속배선을 위한 콘택플러그(25)를 형성하고 도면상에는 도시되지 않았으나 상기 금속콘택내에 형성된 콘택플러그(25)를 통해 상기 소오스/드레인 영역과 전기적으로 접촉되는 금속배선을 형성하여 플래쉬 메모리소자의 셀 트랜지스터를 형성한다.
본 발명의 실시예에서는 트렌치(19)내에 콘트롤 게이트를 형성한 후의 후속공정은 600℃ 이하의 저온에서 수행된다.
상기한 바와같은 본 발명의 플래쉬 메모리소자에 따르면, 다음과 같은 이점이 있다.
첫째로, 종래의 스택 게이트구조를 갖는 셀에 비하여 공정이 단순한 이점이 있다. 즉, 종래의 스택게이트구조를 갖는 셀은 식각공정이 많아서 열적부담문제 또는 폴리잔유물등의 문제가 발생하였다.
그러나, 본 발명에서는 트렌치내에 콘트롤 게이트를 적층구조로 형성하여 줌으로써, 공정을 단순화하고 폴리 잔유물의 발생을 억제하여 수율향상을 기대할 수 있다. 또한, 소자의 축소마진을 향상시킬 수 있은 이점이 있다.
둘째, 플로팅 게이트와 콘트롤 게이트간의 커플링비를 향상시킬 수 있다. 즉, 종래의 스택 게이트구조를 갖는 플래쉬 메모리소자는 소자의 크기가 축소됨에 따라 플로팅 게이트와 콘트롤 게이트의 커플링비를 확보하기가 어려웠다.
그러나, 본 발명에서는 플로팅 게이트의 일측 스페이서를 식각한 다음 플로팅 게이트의 에지로부터 일정부분 어굿나서 형성하여 줌으로써 플로팅 게이트와 콘트롤 게이트간의 커플링비를 향상시킬 수 있다.
또한, 종래의 스택 게이트 구조를 갖는 플래쉬 메모리소자에서는 콘트롤 게이트 형성후 재산화공정을 수행하기 때문에 ONO 막의 가장자리가 벌어져 커플링비의 감소를 초래하였다.
그러나, 본 발명의 실시예에서는 트렌치내에 콘트롤 게이트를 형성하여 줌으로써 재산화공정이 배제되므로 ONO 막이 두꺼워지는 것을 방지하여 줄 수 있을 뿐만 아니라 안정된 커플링비를 확보할 수 있는 이점이 있다.
셋째, 소자의 크기 축소에 대한 안정된 마진을 확보할 수 있다. 즉, 종래의 스택게이트 구조를 갖는 플래쉬 메모리소자에서는 콘트롤 게이트를 위한 셀프얼라인 식각공정시 게이트라인 상부의 반사방지막이 손상되어 심한 경우 게이트 라인의 단선을 초래하는 문제점이 있었다.
그러나, 본 발명에서는 트렌치내에 콘트롤 게이트를 형성하여 줌으로써 게이트 라인의 손상을 방지할 수 있을 뿐만 아니라 소자의 크기 축소에 대한 마진을 확보하기 용이한 이점이 있다.
또한, 종래의 스택 게이트구조에서는 원하는 속도를 얻기 위하여 콘트롤 게이트용 폴리실리콘막과 폴리사이드의 두께를 감소시키지 못하여 후속공정의 절연막을 형성하는 공정이 어려웠으나, 본 발명의실시예에서는 콘트롤 게이트를 패터닝하기 위한 마스크나 반사방지막이 필요없으므로 콘트롤 게이트의 두께를 감소시킬 수있어 후속의 절연막을 용이하게 형성할 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

  1. 반도체 기판에 게이트 산화막과 플로팅 게이트, 소오스/드레인 그리고 게이트 측벽 스페이서를 형성하는 단계와;
    상기 플로팅 게이트사이의 기판상에 제1층간 절연막을 형성하여 평탄화하는 단계와;
    기판전면에 제2층간 절연막을 형성하여 평탄화시키는 단계와;
    상기 게이트일측의 스페이서의 일부분과 플로팅 게이트상부의 제2층간 절연막을 식각하여 트렌치를 형성하는 단계와;
    트렌치내에 유전체막 및 적층구조의 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  2. 제1항에 있어서, 상기 제1층간 절연막은 BPSG막, SOG막, HDP 산화막중 하나를 증착한 다음 식각하여 평탄화시키는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  3. 제2항에 있어서, 상기 제1층간 절연막은 플로팅 게이트가 노출될 때까지 CMP공정 또는 에치백공정을 이용하여 식각하여 평탄화시키는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  4. 제1항에 있어서, 제1층간 절연막은 BPSG막과 SOG막을 순차 적층한 다음 상기 SOG막이 완전히 제거될 때까지 CMP 공정 또는 에치백공정을 수행하여 평탄화시키는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  5. 제1항에 있어서, 상기 플로팅 게이트는 2500Å이상의 두께를 갖는 폴리실리콘막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  6. 제1항에 있어서, 상기 콘트롤 게이트를 형성하는 방법은
    트렌치를 포함한 제2층간 절연막상에 ONO막, 폴리실리콘막 및 폴리사이드를 순차 형성한 다음 CMP공정 또는 에치백공정중 하나를 수행하여 트렌치내에만 콘트롤 게이트를 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  7. 제1항에 있어서, 상기 트렌치는 상기 플로팅 게이트와 동일한 폭을 가지면, 상기 플로팅 게이트의 에지로부터 0.1 내지 0.2μm 어긋나서 형성되는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  8. 제1항에 있어서, 콘트롤 게이트를 형성한 다음 기판전면에 걸쳐 제3층간 절연막을 형성하는 단계와;
    상기 소오스/드레인 영역이 노출되도록 상기 제3층간 절연막을 식각하여 금속콘택을 형성하는 단계와;
    상기 금속콘택을 통해 상기 소오스/드레인영역과 접촉되는 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  9. 반도체 기판에 형성된 게이트산화막과 플로팅 게이트 그리고 플로팅 게이트의 측벽에 형성된 스페이서와;
    상기 플로팅 게이트의 양측의 반도체 기판내에 형성된 소오스/드레인 영역과;
    상기 플로팅 게이트사이의 기판상에 형성된 제1층간 절연막과;
    상기 플로팅 게이트와 플로팅 게이트의 일측의 스페이서를 노출시키는 트렌치를 구비한, 반도체 기판상에 형성된 제2층간 절연막과;
    상기 트렌치내에 형성된 유전체막과 적층구조의 콘트롤 게이트와;
    상기 소오스/드레인 영역을 노출시키는 금속콘택을 구비한, 기판전면에 걸쳐 형성된 제3층간 절연막과;
    상기 금속콘택을 통해 상기 소오스/드레인 영역과 접촉되는, 상기 제3층간 절연막상에 형성되는 금속배선을 구비하는 것을 특징으로 하는 플래쉬 메모리소자.
  10. 제9항에 있어서, 상기 콘트롤 게이트는 폴리실리콘막과 텅스텐 실리사이드의 적층구조를 갖는 것을 특징으로 하는 플래쉬 메모리소자.
  11. 제9항에 있어서, 상기 트렌치는 플로팅 게이트의 일측 에지로부터 0.1 내지0.2μm 어굿나서 형성되는 것을 특징으로 하는 플래쉬 메모리소자.
  12. 제9항에 있어서, 상기 플로팅 게이트는 2500Å이상의 두께를 갖는 것을 특징으로 하는 플래쉬 메모리소자.
  13. 제9항에 있어서, 제1층간 절연막은 BPSG막, SOG막 또는 HDP 산화막중 하나인 것을 특징으로 하는 플래쉬 메모리소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170125692A (ko) * 2016-05-06 2017-11-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 성능 강화를 위한 더미 ｍｏｌ 제거

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57130473A (en) * 1981-02-05 1982-08-12 Seiko Epson Corp Mos type semiconductor memory storage
JPH0334581A (ja) * 1989-06-30 1991-02-14 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR100364790B1 (ko) * 1996-09-09 2003-03-15 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 제조방법
JP3183396B2 (ja) * 1997-11-20 2001-07-09 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170125692A (ko) * 2016-05-06 2017-11-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 성능 강화를 위한 더미 ｍｏｌ 제거
US10096522B2 (en) 2016-05-06 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy MOL removal for performance enhancement
US10784168B2 (en) 2016-05-06 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy MOL removal for performance enhancement
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