KR20010065272A - 네가티브 부스팅 회로 - Google Patents
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Abstract
본 발명은 네가티브 부스팅 회로에 관한 것으로, 출력 노드에 접속된 전하저장 수단과, 제 1 및 제 2 제어 신호에 따라 상기 출력 노드의 전위를 조절하기 위한 제 1 수단과, 상기 제 2 제어 신호에 따라 전하저장 수단에 전하를 충전시키기 위한 제 2 수단과, 상기 출력 노드의 전위에 따라 상기 출력 노드의 전위를 조절하기 위한 제 3 수단으로 이루어져 플래쉬 메모리 소자를 독출할 때 선택되지 않은 워드라인에 -｜Vtn｜의 네가티브 바이어스를 인가함으로써 전류의 누설을 방지하여 소자의 동작 신뢰성을 향상시킬 수 있는 네가티브 부스팅 회로가 제시된다.
Description
본 발명은 네가티브 부스팅 회로에 관한 것으로, 특히 플래쉬 메모리 소자에 독출 동작을 실시할 때 선택되지 않은 워드라인에도 -｜Vtn｜의 전압을 인가함으로써 누설 전류를 감소시킬 수 있는 네가티브 부스팅 회로에 관한 것이다.
종래의 플래쉬 메모리 소자에 독출 동작을 실시할 때 선택된 워드라인에는 도 1(a)의 파형도에서 볼 수 있듯이 독출 전압(VR)을 인가하고 나머지 선택되지 않은 워드라인에는 도 1(b)의 파형도에서 볼 수 있듯이 접지 전압이 인가되도록 되어 있다.
그런데, 이 경우 소거 동작을 실시한 후 과소거된 셀을 검출하고 그 결과를 통해 리커버리 동작을 실시한다 하더라도 셀 특성상 누설 전류가 증가하게 되어 독출 동작은 물론 프로그램 검증 동작을 실시할 때에도 매우 나쁜 영향을 미치게 되는 문제가 있다.
따라서, 본 발명에서는 선택되지 않은 워드라인에 약 -｜Vtn｜의 전압을 인가함으로써 누설 전류를 줄일 수 있는 네가티브 부스팅 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 출력 노드에 접속된 전하저장 수단과, 제 1 및 제 2 제어 신호에 따라 상기 출력 노드의 전위를 조절하기 위한 제 1 수단과, 상기 제 2 제어 신호에 따라 전하저장 수단에 전하를 충전시키기 위한 제 2 수단과, 상기 출력 노드의 전위에 따라 상기 출력 노드의 전위를 조절하기 위한 제 3 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 종래의 선택된 워드라인과 선택되지 않은 워드라인에 인가되는 바이어스를 나타낸 그래프.
도 2(a) 및 도 2(b)는 본 발명에 따른 선택된 워드라인과 선택되지 않은 워드라인에 인가되는 바이어스를 나타낸 그래프.
도 3은 본 발명에 따른 선택되지 않은 워드라인에 네가티브 전압을 인가하기 위한 네가티브 부스팅 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 : NOR 게이트 I11 내지 I17 : 제 1 내지 제 7 인버터
P11 내지 P13 : 제 1 내지 제 3 PMOS 트랜지스터
N11 내지 N15 : 제 1 내지 제 5 NMOS 트랜지스터
C11 및 C12 : 제 1 및 제 2 캐패시터
Q11 내지 Q14 : 제 1 내지 제 4 노드
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 및 도 2(b)는 본 발명의 개념을 설명하기 위해 도시한 선택된 워드라인과 선택되지 않은 워드라인에 인가되는 전압을 도시한 파형도이다.
본 발명에서는 도 2(a)에 도시된 바와 같이 선택된 워드라인에 독출 전압(VR)을 인가하고, 도 2(b)에 도시된 바와 같이 선택되지 않은 워드라인에 -｜Vtn｜의 바이어스, 즉 약 -0.3V의 전압을 인가함으로써 비트라인 누설 전류를 줄인다.
일반적으로 플래쉬 메모리 소자를 독출할 때 비트라인 누설 전류는 부문턱 전류(subthreshold current)에 기인하게 되므로 전류의 양이 지수(exponential) 함수를 갖게 된다. 따라서, 게이트 바이어스를 네가티브로 0.1V만 천이시켜도 이론적으로 10배 정도의 누설 전류를 줄일 수 있다.
플래쉬 메모리 소자의 워드라인을 제어하기 위한 수단으로 X-디코더와 섹터 디코더가 구성되며, 섹터 디코더는 포지티브 고전압을 스위칭하는 회로와 네가티브 고전압을 스위칭하는 회로로 구성된다.
본 발명에서는 워드라인의 저전압 레벨을 제어하는 네가티브 전압 스위칭 회로에 네가티브 부스팅 회로를 연결한다.
도 3은 본 발명에 따른 네가티브 부스팅 회로의 회로도로서, 다음과 같이 구성된다.
인에이블 신호(EN)는 제 1 인버터(I11)를 통해 반전되어 전송 게이트(M11)의 PMOS측을 구동시킨다. 제 2 인버터(I12)는 제 1 인버터(I11)의 출력 신호를 반전시켜 전송 게이트(M11)의 NMOS측을 구동시키고, 전원 단자와 제 1 노드(Q11) 사이에 접속된 제 2 PMOS 트랜지스터(P12)를 구동시킨다. 전원 단자와 제 4 노드(Q14) 사이에 접속된 제 3 PMOS 트랜지스터(P13)는 제 1 노드(Q11)의 전위에 따라 구동되며, 전송 게이트(M11)는 제 1 노드(Q11)의 전위를 제 2 노드(Q12)로 전송한다. 전원 단자와 제 2 노드(Q12) 사이에 접속된 제 1 PMOS트랜지스터(P11)는 제 2 노드(Q12)의 전위에 따라 구동된다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에는 기준 전압(Vref)에 따라 구동되는 네이티브(native) 트랜지스터인 제 1 NMOS 트랜지스터(N11)와 슬리프 신호(sleep)에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 직렬 접속된다. NOR 게이트(11)는 인에이블 신호(EN)와 부스팅 신호(boost)를 입력하여 이를 논리 조합한다. 제 3 및 제 4 인버터(I13 및 I14)는 NOR 게이트(11)의 출력 신호를 지연시켜 제 3 노드(Q13)의 전위를 결정한다. 제 4 노드(Q14)와 접지 단자(Vss) 사이에 접속된 네이티브 트랜지스터인 제 3 NMOS 트랜지스터(N13)는 제 3 노드(Q13)의 전위에 따라 구동된다. 제 4 노드(Q14)와 접지 단자(Vss) 사이에 접속된 네이티브 트랜지스터인 제 5 NMOS 트랜지스터(N15)는 제 3 노드(Q13)의 전위에 따라 구동된다. 제 4 노드(Q14)와 접지 단자(Vss) 사이에 접속된 제 4 NMOS 트랜지스터(N14)는 제 4 노드(Q14)의 전위에 따라 구동된다. 제 5 내지 제 7 인버터(I15 내지 I17)는 부스팅 신호(boost)를 반전 지연시키고, 반전 지연된 부스트 신호(boost)의 전위에 따라 제 2 캐패시터(C12)에 전하가 충전된다.
상기와 같이 구성되는 본 발명에 따른 네가티브 부스팅 회로의 구동 방법을 설명하면 다음과 같다.
선택되지 않은 워드라인에 적용되므로 인에이블 신호(EN)가 로우 상태로 인가되고, 먼저 부스팅 신호(boost)가 로우 상태로 인가되는 경우의 동작을 설명한다.
로우 상태로 인가되는 인에이블 신호(EN)는 제 1 인버터(I11)을 통해 하이 상태로 반전되어 전송 게이트(M11)의 PMOS측을 턴오프시킨다. 또한, 제 1 인버터(I11)를 통해 하이 상태로 반전된 신호는 제 2 인버터(I12)를 통해 로우 상태로 재반전된다. 로우 상태를 유지하는 제 2 인버터(I12)의 출력 신호에 의해 제 2 PMOS 트랜지스터(P12)는 턴온되고, 전송 게이트(M11)의 NMOS측을 턴오프시킨다. 턴온된 제 2 PMOS 트랜지스터(P12)를 통해 전원 전압(Vcc)이 제 1 노드(Q11)에 인가되어 제 1 노드(Q11)은 하이 상태를 유지하게 되고, 따라서 제 3 PMOS 트랜지스터(P13)는 턴오프된다. 한편, 기준 전압(Vref)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)는 턴온되고, 슬리프 신호(sleep)에 따라 구동되는 제 2 NMOS 트랜지스터(N12)는 턴오프되어 제 2 노드(Q12)는 Vcc-Vtp의 전위를 유지하게 된다.
NOR 게이트(11)는 로우 상태의 인에이블 신호(EN) 및 로우 상태의 부스팅 신호(boost)를 입력하여 하이 상태의 신호를 출력한다. 하이 상태의 신호는 제 3 및 제 4 인버터(I13 및 I14)를 통해 지연되어 제 3 및 제 5 NMOS 트랜지스터(N13 및 N15)를 턴온시킨다. 따라서, 제 4 노드(Q14)는 로우 상태를 유지하게 되고, 이에 따라 제 4 NMOS 트랜지스터(N14)는 턴오프된다. 또한, 로우 상태의 부스팅 신호(boost)는 제 5 내지 제 7 인버터(I15 내지 I17)를 통해 반전 지연되어 하이 상태로 되며, 이 신호의 전위에 의해 제 2 캐패시터(C12)에 전하가 축전된다. 그러나 제 3 및 제 5 NMOS 트랜지스터(N13 및 N15)에 의해 로우 상태를 유지하는 제 4 노드(Q14)에 영향을 주지 못해 제 4 노드(Q14)는 로우 상태를 계속 유지한다.
상기와 같은 상태에서 부스팅 신호(boost)가 하이 상태로 천이하였을 경우의 구동 방법을 설명한다.
NOR 게이트(11)는 로우 상태의 인에이블 신호(EN) 및 하이 상태의 부스팅 신호(boost)를 입력하여 로우 상태의 신호를 출력한다. 로우 상태의 신호는 제 3 및 제 4 인버터(I13 및 I14)를 통해 지연되어 제 3 및 제 5 NMOS 트랜지스터(N13 및 N15)를 턴오프시킨다. 또한, 하이 상태의 부스팅 신호(boost)는 제 5 내지 제 7 인버터(I15 내지 I17)를 통해 반전 지연되어 로우 상태로 되며, 이 전위가 제 4 노드(Q14)의 전위가 된다. 그런데, 제 4 노드(Q14)의 전위가 로우 상태를 유지하다가 제 2 캐패시터(C12)에 의한 커플링으로 인하여 클럭 디바이더 역할을 하는 제 7 인버터(I17)에 의하여 ΔV만큼 네가티브로 부스팅되게 된다. 또한 부스팅된 바이어스가 너무 과도하게 네가티브로 내려가면 X-디코더 동작에 영향을 미치게 될 수 있다. 이 경우 네가티브 부스팅이 강하게 일어나면 제 4 NMOS 트랜지스터(N14)가 턴온되어 접지 단자로 전하를 빼내기 때문에 제 4 노드(Q14)는 최대한 -｜Vtn｜만큼이 내려갈 수 있다.
현재 사용한 모델 파라메터의 경우 제 4 NMOS 트랜지스터(N14)의 문턱 전압이 0.3V이므로 -0.3V 이하로는 절대로 내려가지 않고 이 전위로 제 4 노드(Q14)의 전위가 결정된다.
이렇게 네가티브로 부스팅된 바이어스는 네가티브 전압 스위치를 통해 X-디코더의 레벨을 접지 전압 레벨에서 -0.3V로 천이함에 따라 선택되지 않은 모든 워드라인은 -0.3V가 인가되게 된다.
결국 독출하는 셀 이외에 같은 비트라인을 공유하는 모든 셀의 게이트 단자에 네가티브 바이어스를 인가함에 따라 선택되지 않은 셀들의 비트라인에서 누설 전류가 발생하여 센스 증폭기의 동작에 악영향을 미치게 되는 것을 상당히 개선할 수 있다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 소자의 독출 동작시 선택되지 않은 워드라인에 네가티브 바이어스를 인가함에 따라 선택되지 않은 셀로부터의 누설 전류에 의한 오동작을 최대한 억제할 수 있어 소자의 동작을 개선할 수 있다.
Claims (6)
- 출력 노드에 접속된 전하저장 수단과,제 1 및 제 2 제어 신호에 따라 상기 출력 노드의 전위를 조절하기 위한 제 1 수단과,상기 제 2 제어 신호에 따라 전하저장 수단에 전하를 충전시키기 위한 제 2 수단과,상기 출력 노드의 전위에 따라 상기 출력 노드의 전위를 조절하기 위한 제 3 수단을 포함하여 이루어진 것을 특징으로 하는 네가티브 부스팅 회로.
- 제 1 항에 있어서, 상기 제 1 수단은 제 1 및 제 2 제어 신호를 논리 조합하기 위한 NOR 게이트와,상기 NOR 게이트의 출력을 지연시키기 위한 지연 수단과,상기 지연 수단의 출력 신호에 따라 상기 출력 노드의 전위를 접지 전위로 만들기 위한 제 1 및 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 네가티브 부스팅 회로.
- 제 2 항에 있어서, 상기 제 1 스위칭 수단은 출력 노드와 접지 단자 사이에접속된 NMOS 트랜지스터인 것을 특징으로 하는 네가티브 부스팅 회로.
- 제 2 항에 있어서, 상기 제 2 스위칭 수단은 출력 노드와 접지 단자 사이에 접속된 네이티브 NMOS 트랜지스터인 것을 특징으로 하는 네가티브 부스팅 회로.
- 제 1 항에 있어서, 상기 제 2 수단은 다수의 인버터로 이루어진 반전 지연 수단인 것을 특징으로 하는 네가티브 부스팅 회로.
- 제 1 항에 있어서, 상기 제 3 수단은 상기 출력 노드와 접지 단자 사이에 접속되어 상기 출력 노드의 전위에 따라 구동되는 네이티브 NMOS 트랜지스터인 것을 특징으로 하는 네가티브 부스팅 회로.
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| KR1019990065144A KR100335780B1 (ko) | 1999-12-29 | 1999-12-29 | 네가티브 부스팅 회로 |
Applications Claiming Priority (1)
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| KR1019990065144A KR100335780B1 (ko) | 1999-12-29 | 1999-12-29 | 네가티브 부스팅 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010065272A true KR20010065272A (ko) | 2001-07-11 |
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ID=19632348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065144A KR100335780B1 (ko) | 1999-12-29 | 1999-12-29 | 네가티브 부스팅 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100335780B1 (ko) |
-
1999
- 1999-12-29 KR KR1019990065144A patent/KR100335780B1/ko not_active IP Right Cessation
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|---|---|
| KR100335780B1 (ko) | 2002-05-09 |
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