KR20010065186A - Method of manufacturing a flash memory device - Google Patents
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Abstract
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정을 이용한 스택 게이트형 플래쉬 메모리 소자의 제조 공정에서 공정 단계를 감소시기고 소자 분리막의 손실을 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device. In particular, a flash memory device for reducing a process step and preventing loss of a device isolation layer in a stack gate type flash memory device manufacturing process using a shallow trench isolation (STI) process. It relates to a manufacturing method of.
일반적으로 스택 게이트형 플래쉬 메모리 셀은 비대칭 접합 구조를 가지며, 플로팅 게이트와 콘트롤 게이트가 적층되어 있다. 이러한 스택 게이트 구조는 0.18 내지 0.35㎛ 테크놀러지에 주로 이용되고 있다. 그러면, 종래 플래쉬 메모리 소자의 제조방법을 도 1을 참조하여 설명하기로 한다.In general, a stack gate type flash memory cell has an asymmetric junction structure, and a floating gate and a control gate are stacked. This stack gate structure is mainly used for 0.18 to 0.35 mu m technology. Next, a method of manufacturing a conventional flash memory device will be described with reference to FIG. 1.
도 1a 내지 1g는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1A to 1G are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a conventional flash memory device.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드 산화막(12) 및 패드질화막(13)을 순차적으로 형성한다. 여기에서, 패드 산화막(12)은 100Å의 두께로 형성하고, 패드 질화막(13)은 1250Å의 두께로 형성한다. 이후, O2플라즈마 처리를 실시한다.As shown in FIG. 1A, the pad oxide film 12 and the pad nitride film 13 are sequentially formed on the semiconductor substrate 11. Here, the pad oxide film 12 is formed to a thickness of 100 GPa, and the pad nitride film 13 is formed to a thickness of 1250 GPa. Thereafter, O 2 plasma treatment is performed.
도 1b에 도시된 바와 같이, ISO 마스크를 이용하여 패드 질화막(13) 상에 제 1 포토레지스트 패턴(14)을 형성하고 패드 질화막(13)을 식각한 후, 식각 공정을 계속 진행하여, 패드 산화막(12) 및 반도체 기판(11)의 일부를 식각하여 트렌치 구조를 형성한다. 여기에서, ISO 마스크의 DICD는 0.4㎛로 한다.As shown in FIG. 1B, after the first photoresist pattern 14 is formed on the pad nitride film 13 using the ISO mask and the pad nitride film 13 is etched, the etching process is continued. Part 12 and the semiconductor substrate 11 are etched to form a trench structure. Here, the DICD of the ISO mask is 0.4 µm.
도 1c를 참조하여, 제 1 포토레지스트 패턴(14)을 제거한 후 벽면 자기정렬 콘택(Wall Self-Align contact) 산화 공정을 실시하여 150Å 두께의 산화막(도시하지 않음)을 형성한다. 이에 의해 상부와 저부의 프로파일이 라운딩형태가 되고, 접합 누설이 감소되게 된다. 이후, 벽면 산화 공정에 의해 150Å 두께의 산화막(도시하지 않음)을 형성하고, 선형(Linear) 산화막(도시하지 않음)을 100Å의 두께로 형성한다. 이 선형 산화막은 후속 고밀도 플라즈마 산화막 형성시 보이드 발생을 억제하는 역할을 한다. 다음에 전체구조 상에 고밀도 플라즈마 산화막(15)을 형성하고 열처리하여 고밀도 플라즈마 산화막(15)을 조밀화한다. 여기에서, 고밀도 플라즈마 산화막(15)은 6000Å의 두께로 형성하며, 열처리 공정은 1050℃의 온도에서 질소가스를 이용하여 30초 도안 실시한다. 고밀도 플라즈마 산화막(15)을 조밀화시키는 것은 모우트(moat)의 발생 및 누설 전류의 발생을 억제하기 위한 것이다.Referring to FIG. 1C, after removing the first photoresist pattern 14, a wall self-aligned contact oxidation process is performed to form an oxide film (not shown) having a thickness of 150 Å. This results in a rounded top and bottom profile, reducing junction leakage. Subsequently, an oxide film (not shown) having a thickness of 150 Å is formed by a wall oxidation process, and a linear oxide film (not shown) is formed at a thickness of 100 Å. This linear oxide film serves to suppress the generation of voids in subsequent high density plasma oxide film formation. Next, a high density plasma oxide film 15 is formed on the entire structure and heat treated to densify the high density plasma oxide film 15. Here, the high-density plasma oxide film 15 is formed to a thickness of 6000 kPa, and the heat treatment process is performed for 30 seconds using nitrogen gas at a temperature of 1050 ° C. Densification of the high density plasma oxide film 15 is for suppressing generation of moats and generation of leakage currents.
도 1d에 도시된 바와 같이, 패드 질화막(13)이 노출되도록 고밀도 플라즈마산화막(15)을 연마한다.As shown in FIG. 1D, the high density plasma oxide film 15 is polished so that the pad nitride film 13 is exposed.
도 1e에 도시된 바와 같이, 노출된 패드 질화막(13)을 제거시키며, 결과적으로 반도체 기판(11)의 트렌치 내에만 고밀도 플라즈마 산화막(15)이 매립되어 소자 분리막(16)이 형성되게 된다.As shown in FIG. 1E, the exposed pad nitride film 13 is removed, and as a result, the high-density plasma oxide film 15 is embedded only in the trenches of the semiconductor substrate 11 to form the device isolation film 16.
도 1f에 도시된 바와 같이, 반도체 기판(11) 상에 터널 산화막(17), 제 1 폴리실리콘층(18) 및 반사 방지막(도시하지 않음)을 형성하고, 플로팅 게이트 패터닝용 마스크를 이용하여 제 1 폴리실리콘층(18) 상에 제 2 포토레지스트 패턴(19)을 형성한다. 여기에서, 플로팅 게이트 패터닝용 마스크의 DICD는 0.18㎛로 한다.As shown in FIG. 1F, a tunnel oxide film 17, a first polysilicon layer 18, and an anti-reflection film (not shown) are formed on the semiconductor substrate 11, and a mask for floating gate patterning is formed. The second photoresist pattern 19 is formed on the first polysilicon layer 18. Here, the DICD of the floating gate patterning mask is 0.18 탆.
도 1g에 도시된 바와 같이, 제 2 포토레지스트 패턴을 이용하여 노출된 부분의 반사 방지막(도시하지 않음), 제 1 폴리실리콘층(18) 및 터널 산화막(17)을 식각한다.As shown in FIG. 1G, the anti-reflection film (not shown), the first polysilicon layer 18, and the tunnel oxide film 17 of the exposed portion are etched using the second photoresist pattern.
이와 같이 제 1 폴리실리콘층(18)을 식각한 후에는 유전체막 및 제 2 폴리실리콘층 형성, 콘트롤 게이트 정의, 자기 정렬 식각 공정에 의한 플로팅 게이트 정의 등의 후속 공정을 계속해서 진행한다.After etching the first polysilicon layer 18 as described above, subsequent processes such as forming the dielectric film and the second polysilicon layer, defining the control gate, and defining the floating gate by the self-aligned etching process are continued.
도 2는 종래 플래쉬 메모리 소자의 소자 분리막 형성 후 소자의 셈(SEM) 사진이다.2 is a SEM image of a device after forming an isolation layer of a conventional flash memory device.
도시된 바와 같이, 제 1 폴리실리콘층을 식각하는 공정에서 소자 분리막이 과도하게 식각되어, 소자 분리막과 반도체 기판의 접합면에서 모우트(moat)가 발생하며, 이에 따라 누설전류가 증가하고 터널 산화막 브래이크다운(Breakdown)이 발생하게 된다.As shown, the device isolation layer is excessively etched in the process of etching the first polysilicon layer, so that a moat occurs at the junction between the device isolation layer and the semiconductor substrate, thereby increasing leakage current and increasing the tunnel oxide layer. Breakdown will occur.
이와 같이, 종래 플래쉬 메모리 소자의 제조공정에서는 소자 분리 공정 및 플로팅 게이트 형성 공정까지 20단계의 공정 과정이 필요하다. 또한, 패드 질화막 제거, 터널 산화막 세정, 플로팅 게이트 식각공정 등을 진행하면서 소자 분리막이 과도하게 식각되어 실제 타겟이 2400Å인데 비해 최대 900Å의 손실이 발생하게 된다. 이에 따라 필드 산화막의 최소 두께가 약 1600Å 정도로 ISO 펀치스루우(Punchthrough) 전압 악화가 우려된다. 그리고, 플로팅 게이트 패터닝용 마스크의 오정렬로 인하여 소자 분리 영역과 액티브 영역이 접하는 지점에 전기장이 집중이 강화되고, 이로 인하여 누설전류가 증가하고 터널 산화막 브래이크 다운이 발생하게 되는 문제점이 있다.As described above, in the manufacturing process of a conventional flash memory device, a 20 step process is required from a device isolation process to a floating gate formation process. In addition, the device isolation layer is excessively etched while the pad nitride layer is removed, the tunnel oxide layer is cleaned, and the floating gate etching process is performed, resulting in a loss of up to 900 mV compared to a target of 2400 mV. As a result, the ISO punchthrough voltage may deteriorate as the minimum thickness of the field oxide film is about 1600 kW. In addition, due to misalignment of the floating gate patterning mask, the electric field is concentrated at a point where the device isolation region and the active region contact each other, thereby increasing leakage current and causing tunnel oxide film breakdown.
따라서, 본 발명은 소자분리 공정과 플로팅 게이트 식각 공정을 동시에 진행하므로써 소자 제조 공정 단계를 감소시키고, 소자 분리막의 손실을 방지하여 소자의 전기적 특성을 개선할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a method of manufacturing a flash memory device that can improve the electrical characteristics of the device by reducing the device manufacturing process step by preventing the device isolation process and the floating gate etching process at the same time, preventing the loss of the device isolation film. The purpose is.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판 상에 터널 산화막, 제 1 폴리실리콘층, 패드 산화막 및 패드 질화막을 순차적으로 형성한 후 O2플라즈마 처리를 실시하는 단계; 상기 패드 질화막 상에 ISO 마스크를 이용하여 제 1 포토레지스트 패턴을 형성한 후, 상기 패드 질화막, 패드 산화막, 제 1 폴리실리콘층, 터널 산화막 및 반도체 기판의 일부를 식각하여 반도체 기판이 트렌치 구조가 되도록 하는 단계; 상기 제 1 포토레지스트 패턴을 제거하고, 벽면 자기정렬 콘택 산화 공정, 벽면 산화 공정 및 선형 산화막 형성 공정을 순차적으로 진행하는 단계; 상기 트렌치를 포함하는 전체구조 상에 고밀도 플라즈마 산화막을 형성하고 열처리하는 단계; 상기 패드 질화막이 노출되는 시점까지 CMP 공정을 실시하는 단계; 상기 노출된 패드 질화막, 패드 산화막 및 고밀도 플라즈마 산화막 상부를 제거하는 단계; 및 상기 제 1 폴리실리콘층 사이의 고밀도 플라즈마 산화막을 제거하여 트렌치 내부에만 고밀도 플라즈마 산화막을 남김으로써 플로팅 게이트 및 소자 분리막이 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention for achieving the above object comprises the steps of sequentially forming a tunnel oxide film, a first polysilicon layer, a pad oxide film and a pad nitride film on a semiconductor substrate and then performing O 2 plasma treatment. ; After forming a first photoresist pattern on the pad nitride layer using an ISO mask, the pad nitride layer, the pad oxide layer, the first polysilicon layer, the tunnel oxide layer, and a portion of the semiconductor substrate are etched to form a trench structure. Doing; Removing the first photoresist pattern and sequentially performing a wall self-aligned contact oxidation process, a wall oxidation process, and a linear oxide film forming process; Forming and heat-treating a high density plasma oxide film on the entire structure including the trench; Performing a CMP process until a time point at which the pad nitride layer is exposed; Removing upper portions of the exposed pad nitride film, the pad oxide film, and the high density plasma oxide film; And removing the high density plasma oxide layer between the first polysilicon layers to leave the high density plasma oxide layer only in the trench, thereby forming the floating gate and the device isolation layer.
도 1a 내지 1g는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.1A to 1G are cross-sectional views of devices sequentially shown to explain a method of manufacturing a conventional flash memory device.
도 2는 종래 플래쉬 메모리 소자의 소자 분리막 형성 후 소자의 셈(SEM) 사진.2 is an SEM image of a device after forming a device isolation layer of a conventional flash memory device.
도 3a 내지 3f는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.3A to 3F are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory device according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
11 : 반도체 기판 12 : 패드 산화막11 semiconductor substrate 12 pad oxide film
13 : 패드 질화막 14 : 제 1 포토레지스트 패턴13 pad nitride film 14 first photoresist pattern
15 : 고밀도 플라즈마 산화막 16 : 소자 분리막15 high density plasma oxide film 16 device isolation film
17 : 터널 산화막 18 : 제 1 폴리실리콘층17 tunnel oxide film 18 first polysilicon layer
19 : 제 2 포토레지스트 패턴19: second photoresist pattern
31 : 반도체 기판 32 : 터널 산화막31 semiconductor substrate 32 tunnel oxide film
33 : 제 1 폴리실리콘층 34 : 패드 산화막33: first polysilicon layer 34: pad oxide film
35 : 패드 질화막 36 : 제 1 포토레지스트 패턴35 pad nitride film 36 first photoresist pattern
37 : 고밀도 플라즈마 산화막 38 : 제 2 포토레지스트 패턴37 high density plasma oxide film 38 second photoresist pattern
39 : 소자 분리막39: device isolation film
본 발명은 소자분리 공정 전에 터널 산화막을 형성하고, 소자 분리막과 플로팅 게이트 형성공정을 동시에 진행하므로써, 여러 단계의 세정 공정 및 식각 공정을 줄여 소자 분리막의 손실을 방지하고, 플로팅 게이트 식각용 마스크의 오정렬에 의해 소자분리막과 액티브 영역이 접하는 부분에서 전기장이 집중되는 것을 방지한다.According to the present invention, a tunnel oxide film is formed before the device isolation process, and the device isolation film and the floating gate forming process are performed at the same time, thereby reducing the cleaning process and the etching process of several steps, thereby preventing the loss of the device isolation film, and misalignment of the floating gate etching mask. This prevents the electric field from being concentrated at the portion where the device isolation layer and the active region are in contact with each other.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 3a 내지 3f는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.3A to 3F are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory device according to the present invention.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 터널 산화막(32), 제 1 폴리실리콘층(33), 패드 산화막(34) 및 패드 질화막(35)을 순차적으로 형성한다. 이후, O2플라즈마 처리를 실시하고, ISO 마스크를 이용하여 패드 질화막(35) 상에 제 1 포토레지스트 패턴(36)을 형성한다. 여기에서, 터널 산화막(32)은 80Å의 두께로 형성하고, 제 1 폴리실리콘층(33)은 600Å의 두께로 형성하며, 패드 산화막(34)과 패드 질화막(35)은 각각 50Å 및 300Å의 두께로 형성한다. 또한, ISO 마스크의 DICD는 플로팅 게이트의 간격과 동일한 0.2㎛로 한다. 패드 질화막(35)은 ISO 마스크 정의시 딥(Deep) UV 파장에서 반사율이 가장 낮은 지점의 두께를 기준으로 형성하는데, 일반적으로 1250Å 정도로 두껍게 형성하지만 본 발명에서는 300Å의 두께면 충분하다. 그리고, O2플라즈마 처리에 의해 패드 질화막(35) 상부의 일부가 질산화 되면서 반사 방지막의 역할을 하여, ISO 마스크 정의시 패턴 형성이 용이하게 되도록 한다. 패드 질화막(35)의 두께가 얇을수록 패드 산화막(34)의 두께를 줄일 수 있으므로 액티브 영역의 손실을 유발하는 버즈빅을 줄일 수 있다. 기존의 공정에서는 버즈빅이 약 0.06㎛가 되지만, 본 발명에서는 패드 산화막(34)의 두께가 1/2 정도로 줄어듦에 따라 버즈빅 또한 1/2 정도 줄어들게 되고, 패드 질화막(35)의 두께가 줄어듦에 따라 하부 레이아웃에 대한 스트레스가 줄어들게 된다.As shown in FIG. 3A, the tunnel oxide film 32, the first polysilicon layer 33, the pad oxide film 34, and the pad nitride film 35 are sequentially formed on the semiconductor substrate 31. Thereafter, an O 2 plasma treatment is performed, and the first photoresist pattern 36 is formed on the pad nitride film 35 using an ISO mask. Here, the tunnel oxide film 32 is formed to a thickness of 80 kPa, the first polysilicon layer 33 is formed to a thickness of 600 kPa, and the pad oxide film 34 and the pad nitride film 35 are 50 kPa and 300 kPa, respectively. To form. In addition, the DICD of the ISO mask is set to 0.2 占 퐉 equal to the spacing of the floating gates. The pad nitride layer 35 is formed on the basis of the thickness of the lowest reflectance point at the deep UV wavelength when defining the ISO mask. In general, the pad nitride layer 35 is formed to a thickness of about 1250 mW, but a thickness of 300 mW is sufficient in the present invention. In addition, a portion of the upper part of the pad nitride layer 35 is nitrified by the O 2 plasma process to serve as an anti-reflection film, thereby facilitating pattern formation when defining an ISO mask. As the thickness of the pad nitride layer 35 is thinner, the thickness of the pad oxide layer 34 may be reduced, thereby reducing the buzz big causing loss of the active region. In the conventional process, the buzz big is about 0.06 μm, but in the present invention, as the thickness of the pad oxide film 34 is reduced by about 1/2, the buzz big is also reduced by about 1/2, and the thickness of the pad nitride film 35 is reduced. As a result, the stress on the lower layout is reduced.
도 3b에 도시된 바와 같이, 제 1 포토레지스트 패턴(36)을 이용하여 패드 질화막(35), 패드 산화막(34), 제 1 폴리실리콘층(33), 터널 산화막(32) 및 반도체 기판(31)의 일부를 식각하여 반도체 기판(31)이 트렌치 구조가 되도록 한다. 여기에서, 반도체 기판(31)은 2300Å의 깊이로 식각한다.As shown in FIG. 3B, the pad nitride film 35, the pad oxide film 34, the first polysilicon layer 33, the tunnel oxide film 32, and the semiconductor substrate 31 are formed using the first photoresist pattern 36. A portion of) is etched so that the semiconductor substrate 31 has a trench structure. Here, the semiconductor substrate 31 is etched to a depth of 2300 kPa.
도 3c를 참조하여, 제 1 포토레지스트 패턴(36)을 제거하고, 트렌치 상부 및 저부의 프로파일이 라운드 형태를 갖도록 하기 위하여 벽면 자기정렬 콘택(wall self-align contact) 산화 공정을 실시하므로써 150Å 두께의 산화막(도시하지 않음)을 형성한다. 이와 같이 트렌치 상부와 저부가 라운드 형태를 갖도록 하므로써 접합 누설 전류를 감소시킬 수 있다. 이후, 벽면 산화 공정을 실시하여 150Å 두께의 산화막(도시하지 않음)을 형성하고 선형 산화막(linear oxide; 도시하지 않음)을 100Å의 두께로 증착한다. 선형 산화막을 증착하는 이유는 후속 고밀도 플라즈마 산화막 형성시 트렌치 내에 보이드가 발생하는 것을 방지하기 위한 것이다. 다음에, 트렌치를 포함하는 전체구조 상에 고밀도 플라즈마 산화막(37)을 형성하고 열처리하여 고밀도 플라즈마 산화막(37)을 조밀화시킨다. 여기에서, 고밀도 플라즈마 산화막(37)은 7000Å의 두께로 형성하며, 열처리는 1050℃의 온도에서 질소 가스를 이용하여 30초 동안 실시한다. 고밀도 플라즈마 산화막(37)을 열처리에 의해 조밀화하므로써 모우트(moat)의 발생 및 누설 전류의 발생을 억제할 수 있다.Referring to FIG. 3C, the 150-nm-thick layer is removed by performing a wall self-align contact oxidation process to remove the first photoresist pattern 36 and to make the trench top and bottom profiles round. An oxide film (not shown) is formed. Thus, the junction leakage current can be reduced by making the trench upper and lower portions round. Subsequently, a wall oxide process is performed to form an oxide film (not shown) having a thickness of 150 GPa and a linear oxide film (not shown) is deposited to a thickness of 100 GPa. The reason for depositing the linear oxide film is to prevent voids from occurring in the trench during subsequent high density plasma oxide film formation. Next, a high density plasma oxide film 37 is formed on the entire structure including the trench and heat treated to densify the high density plasma oxide film 37. Here, the high density plasma oxide film 37 is formed to a thickness of 7000 kPa, and the heat treatment is carried out for 30 seconds using nitrogen gas at a temperature of 1050 ℃. By densifying the high-density plasma oxide film 37 by heat treatment, it is possible to suppress the generation of moats and the generation of leakage currents.
도 3d에 도시된 바와 같이, 패드 질화막(35)이 노출되는 시점까지 CMP 공정을 실시한다.As shown in FIG. 3D, the CMP process is performed until the pad nitride film 35 is exposed.
도 3e에 도시된 바와 같이, 패드 질화막(35) , 패드 산화막(34) 및 고밀도 플라즈마 산화막(37) 상부를 제거하여 표면이 평탄화 되도록 한다. 여기에서, 패드 질화막(35)은 BOE 디핑에 의해 제거한다.As shown in FIG. 3E, the top surface of the pad nitride film 35, the pad oxide film 34, and the high density plasma oxide film 37 are removed. Here, the pad nitride film 35 is removed by BOE dipping.
도 3f에 도시된 바와 같이, 제 1 폴리실리콘층(33) 사이의 고밀도 플라즈마 산화막(37)을 제거하여 트렌치 내부에만 고밀도 플라즈마 산화막을 남기므로써 소자 분리막(38)이 형성되게 된다. 제 1 폴리실리콘층(33) 사이의 고밀도 플라즈마 산화막(37)은 제 1 폴리실리콘층(33)의 두께(예를 들어, 600Å)와 CMP 공정 후 잔류하는 고밀도 플라즈마 산화막(37)의 두께를 고려하여, 600 내지 700Å 타겟으로 진행한다. 여기에서, 고밀도 플라즈마 산화막(37)은 1.4Å/sec의 식각율을 갖는 100:1 BOE 에천트를 사용하여 500초 동안 디핑하므로써 제거하거나, 식각율이 1.0Å/sec인 HF를 이용하여 700초 도안 디핑하므로써 제거한다. 이와 같이, 고밀도 플라즈마 산화막(37)의 식각 정도를 조절할 수 있기 때문에 소자 분리막(38)의 두께를 원하는 타겟으로 조절할 수 있다.As shown in FIG. 3F, the device isolation layer 38 is formed by removing the high density plasma oxide layer 37 between the first polysilicon layers 33 to leave the high density plasma oxide layer only inside the trench. The high density plasma oxide film 37 between the first polysilicon layers 33 takes into account the thickness of the first polysilicon layer 33 (for example, 600 kPa) and the thickness of the high density plasma oxide film 37 remaining after the CMP process. To 600 to 700 Hz target. Here, the high-density plasma oxide film 37 is removed by dipping for 500 seconds using a 100: 1 BOE etchant having an etching rate of 1.4 μs / sec, or 700 seconds using HF having an etching rate of 1.0 μs / sec. Remove by dipping pattern. As such, since the etching degree of the high density plasma oxide film 37 can be controlled, the thickness of the device isolation film 38 can be adjusted to a desired target.
이와 같이, 본 발명은 ISO 마스크 공정과 플로팅 게이트 패터닝용 마스크 공정을 별도로 실시하지 않고 1회의 마스크 공정으로 진행하며, 이에 따라 반사 방지막 코팅 과정을 1회로 줄일 수 있기 때문에 공정 단계를 감소시킬 수 있다. 그리고, 플로팅 게이트 패터닝용 마스크 공정시 오정렬에 의한 액티브 영역과 소자 분리막의 접합면에서 전기장 집중 현상이 발생하여 누설전류가 증가하는 것을 방지할 수 있으며, 플로팅 게이트 식각 공정시 소자 분리막이 손실되는 것을 방지할 수 있다. 이에 따라 연마 공정 진행중의 균일성을 향상시켜 소자 분리막을 균일한 두께로 형성할 수 있게 된다.As described above, the present invention proceeds to a single mask process without separately performing an ISO mask process and a floating gate patterning mask process, and thus the process step can be reduced because the anti-reflective coating process can be reduced by one. In addition, an electric field concentration phenomenon may occur in the junction between the active region and the device isolation layer due to misalignment during the masking process for floating gate patterning, thereby preventing leakage current from increasing, and preventing the device isolation layer from being lost during the floating gate etching process. can do. As a result, the uniformity of the polishing process may be improved to form the device isolation layer with a uniform thickness.
상술한 바와 같이, 본 발명에 의하면 STI 공정을 이용하여 스택 게이트형 플래쉬 메모리 소자를 제조할 때 소자 분리 공정과 플로팅 게이트 패터닝 공정을 동시에 진행하므로써 공정 단계를 단축시킬 수 있다. 이에 따라, 소자 분리막의 손실을 억제할 수 있고, 플로팅 게이트 패터닝용 마스크의 오정렬에 의한 액티브 영역과 소자 분리막의 접합 부분에서 전기장이 집중되는 것을 방지할 수 있어 소자의 누설전류를 감소시킬 수 있는 효과가 있다.As described above, according to the present invention, when the stack gate type flash memory device is manufactured using the STI process, the process steps can be shortened by simultaneously performing the device isolation process and the floating gate patterning process. Accordingly, the loss of the device isolation film can be suppressed, and the electric field can be prevented from being concentrated in the junction between the active region and the device isolation film due to misalignment of the floating gate patterning mask, thereby reducing the leakage current of the device. There is.
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