KR20010064079A - 얼라인먼트 정확도를 개선한 얼라인먼트 마크 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치 제조 공정 중 패턴 형성을 위한 리소그래피(lithography) 공정에 관한 것이며, 더 자세히는 얼라인먼트 마크(alignment mark)에 관한 것이다. 본 발명은 얼라인먼트 정확도를 개선하여 후속 공정시 패턴의 중첩도를 향상시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 얼라인먼트 마크 영역에서 소자분리막에 단차진 하부 토폴로지(topology)를 형성하고, 게이트 형성 공정시 금속계 물질막이 얼라인먼트 영역에 잔류하도록 하거나, 금속계 물질을 추가적으로 도입함으로써 후속 콘택홀 형성을 위한 노광 공정시 측정광원의 반사광이 입사광과 180도의 위상차(보강 간섭 유발)를 가지도록 한다. 금속계 물질로는 실리사이드막과 금속막이 포함되며, 이러한 금속계 물질은 그 하부층의 구조(종류 및 두께)에 관계 없이 광원에 대한 일정한 반사 특성을 보이는 특성이 있다.

Description

얼라인먼트 정확도를 개선한 얼라인먼트 마크 형성방법{A METHOD FOR FORMING ALIGNMENT MARK WITH IMPROVED ALIGNMENT ACCURACY}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치 제조 공정 중 패턴 형성을 위한 리소그래피(lithography) 공정에 관한 것이며, 더 자세히는 얼라인먼트 마크(alignment mark)에 관한 것이다.

반도체 장치의 고집적화에 따라 디자인 룰이 감소하게 되고, 이에 따라 소자를 이루는 각 패턴을 형성하는 리소그래피 공정은 반도체 장치의 집적도를 결정하는 요인이 되고 있다. 리소그래피 공정은 도포된 포토레지스트의 소정 부분을 포토마스크를 통해 노광시킴으로서 선택적인 광화학 반응을 일으키고, 노광후 베이크를 통해 정재파 효과를 감소시키며, 알칼리 용액을 사용하여 노광 지역과 비노광 지역간의 용해도 차이에 의한 화학 반응을 이용하여 최종적인 패턴을 형성하는 공정이다.

이러한 리소그래피 공정을 진행함에 있어서, 기 형성된 하부층과 상부층의 정렬 상태를 확인할 필요가 있으며, 이와 같은 정렬 상태의 확인을 위하여 얼라인먼트 마크를 사용하고 있다.

첨부된 도면 도 1a 내지 도 1f는 종래의 STI(shallow trench isolation) 공정을 베이스로 하는 얼라인먼트 마크 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴보기로 한다.

우선, 도 1a는 실리콘 기판(10)에 대해 트렌치 식각, 산화막(11) 증착 및 화학적·기계적 평탄화(CMP)를 실시한 상태의 얼라인먼트 마크 영역을 나타낸 것이다.

다음으로, 도 1b에 도시된 바와 같이 단차를 형성하기 위하여 실리콘 기판(10)을 덮는 포토레지스트 패턴(도시되지 않음)을 형성하고 이를 식각 마스크로 사용하여 산화막(11)의 일부를 식각하고 포토레지스트 패턴을 제거한다. 이때, 도면에 도시된 바와 같이 트렌치 내에 약 1200Å 정도의 단차가 형성된다.

이어서, 도 1c에 도시된 바와 같이 게이트 형성 공정으로 도핑된 폴리실리콘막(12), 텅스텐실리사이드막(13), 마스크산화막(14) 및 반사방지막(15)을 차례로 증착한다.

첨부된 도면 도 2는 상기 도 1c에 해당하는 주사전자현미경(TEM) 사진을 나타낸 것이다.

계속하여, 도 1d에 도시된 바와 같이 게이트 패터닝을 위하여 포토레지스트를 도포하고 이를 패터닝하여 게이트 형성용 포토레지스트 패턴(16)을 형성한다. 이때, 포토레지스트 패턴(16)은 도시된 바와 같이 얼라인먼트 마크 영역이 오픈되도록 형성된다.

다음으로, 도 1e에 도시된 바와 같이 게이트 패터닝을 위한 건식 식각 공정을 진행하고 포토레지스트 패턴(16)을 제거한다. 이때, 얼라인먼트 마크 영역이 오픈된 상태이기 때문에 금속계 물질인 텅스텐실리사이드막(13)을 비롯한 게이트 구성막들이 제거되어 얼라인먼트 마크는 다시 상기 도 1b와 같은 프로파일을 가지게 된다.

이어서, 층간절연막(17)을 증착하면, 도 1f에 도시된 바와 같이 얼라인먼트 마크 영역에도 층간절연막(17)이 존재하게 된다.

종래에는 후속 콘택홀 마스크 공정시 상기와 같은 구조의 얼라인먼트 마크를 사용하였는데, 얼라인먼트 측정시 얼라인먼트 마크에서 반사된 측정광(반사광)의 위상이 입사광과 180도를 유지할 수 없고, 이로 인하여 얼라인먼트 정확도가 저하되어 콘택홀 패턴의 중첩도가 좋지 않게 나타날 우려가 있다.

본 발명은 얼라인먼트 정확도를 개선하여 후속 공정시 패턴의 중첩도를 향상시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f는 종래의 STI(shallow trench isolation) 공정을 베이스로 하는 얼라인먼트 마크 형성 공정도.

도 2는 상기 도 1c에 해당하는 주사전자현미경(TEM) 사진.

도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 얼라인먼트 마크 형성 공정도.

도 4는 종래기술에 따라 형성된 얼라인먼트 마크를 사용하여 얼라인먼트 측정을 한 결과를 도시한 그래프.

도 5는 본 발명의 일 실시예에 따라 형성된 얼라인먼트 마크를 사용하여 얼라인먼트 측정을 한 결과를 도시한 그래프.

* 도면의 주요 부분에 대한 부호의 설명

30 : 실리콘 기판 31 : 산화막

32 : 도핑된 폴리실리콘막 33 : 텅스텐실리사이드막

34 : 마스크산화막 35 : 반사방지막

36 : 포토레지스트 패턴 37 : 층간절연막

상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 반도체 기판 상에 트렌치형 소자분리막을 형성하는 제1 단계; 얼라인먼트 마크 영역의 상기 트렌치형 소자분리막을 리세스시켜 단차를 형성하는 제2 단계; 단차가 형성된 전체 구조 표면을 따라 적어도 금속계 물질막을 포함하는 게이트 전극 형성용 물질막을 형성하는 제3 단계; 게이트 전극용 마스크를 사용하여 상기 게이트 전극 형성용 물질막을 선택 식각하되, 상기 얼라인먼트 마크 영역에 상기 게이트 전극 형성용 물질막이 잔류되도록 하는 제4 단계; 상기 제4 단계를 마친 전체 구조 상부에 층간절연막을 형성하는 제5 단계; 상기 층간절연막을 선택 식각하여 콘택홀을 형성하는 제6 단계; 및 소정의 측정광을 사용하여 상기 트렌치 소자분리막과 상기 콘택홀의 얼라인먼트를 측정하는 제7 단계를 포함하여 이루어진다.

또한 본 발명은, 반도체 기판 상에 트렌치형 소자분리막을 형성하는 제1 단계; 얼라인먼트 마크 영역의 상기 트렌치형 소자분리막을 리세스시켜 단차를 형성하는 제2 단계; 단차가 형성된 전체 구조 표면을 따라 게이트 전극용 폴리실리콘막을 제3 단계; 상기 폴리실리콘막을 선택 식각하여 게이트 전극을 패터닝하되, 상기 얼라인먼트 마크 영역의 상기 폴리실리콘막이 제거되도록 하는 제4 단계; 상기 제4 단계를 마친 전체 구조 표면을 따라 금속계 물질막을 형성하는 제5 단계; 상기 금속계 물질막을 선택 식각하여 상기 얼라인먼트 마크 영역에만 잔류되도록 하는 제6 단계; 상기 제6 단계를 마친 전체 구조 상부에 층간절연막을 형성하는 제7 단계; 상기 층간절연막을 선택 식각하여 콘택홀을 형성하는 제8 단계; 및 소정의 측정광을 사용하여 상기 트렌치 소자분리막과 상기 콘택홀의 얼라인먼트를 측정하는 제9 단계를 포함하여 이루어진다.

즉, 본 발명은 얼라인먼트 마크 영역에서 소자분리막에 단차진 하부 토폴로지(topology)를 형성하고, 게이트 형성 공정시 금속계 물질막이 얼라인먼트 영역에 잔류하도록 하거나, 금속계 물질을 추가적으로 도입함으로써 후속 콘택홀 형성을 위한 노광 공정시 측정광원의 반사광이 입사광과 180도의 위상차(보강 간섭 유발)를 가지도록 한다. 금속계 물질로는 실리사이드막과 금속막이 포함되며, 이러한 금속계 물질은 그 하부층의 구조(종류 및 두께)에 관계 없이 광원에 대한 일정한 반사 특성을 보이는 특성이 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 얼라인먼트 마크 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 얼라인먼트 마크 형성 공정은 우선, 도 2a에 도시된 바와 같이 실리콘 기판(30)에 대해 트렌치 식각, 산화막(31) 증착 및 화학적·기계적 평탄화(CMP)를 실시한다. 도 2a는 얼라인먼트 마크 영역만을 도시한 것이다.

다음으로, 도 2b에 도시된 바와 같이 단차를 형성하기 위하여 실리콘 기판(30)을 덮는 포토레지스트 패턴(도시되지 않음)을 형성하고 이를 식각 마스크로 사용하여 산화막(31)의 일부를 식각하고 포토레지스트 패턴을 제거한다. 이때, 도면에 도시된 바와 같이 트렌치 내에 약 1200Å 정도의 단차가 형성된다.

이어서, 도 2c에 도시된 바와 같이 게이트 형성 공정으로 도핑된 폴리실리콘막(32), 텅스텐실리사이드막(33), 마스크산화막(34) 및 반사방지막(35)을 차례로 증착한다.

계속하여, 도 2d에 도시된 바와 같이 게이트 패터닝을 위하여 포토레지스트를 도포하고 이를 패터닝하여 게이트 형성용 포토레지스트 패턴(36)을 형성한다.이때, 포토레지스트 패턴(36)은 도시된 바와 같이 얼라인먼트 마크 영역을 덮도록 형성한다.

다음으로, 게이트 패터닝을 위한 건식 식각 공정을 진행하고 포토레지스트 패턴(36)을 제거한 다음, 층간절연막(37)을 증착하면 도 2e에 도시된 바와 같은 구조를 얻을 수 있다. 즉, 게이트 식각 공정시 얼라인먼트 마크 영역이 노출되지 않은 상태이기 때문에 금속계 물질인 텅스텐실리사이드막(33)이 후속 공정까지 얼라인먼트 마크 영역에 잔류하게 되고, 후속 콘택홀 식각 공정 이후 얼라인먼트 측정시 측정광원의 입사광과 반사광의 위상차를 실질적인 180도로 유지하여 보강간섭된 얼라인먼트 신호를 얻을 수 있다.

첨부된 도면 도 4는 종래기술에 따라 형성된 얼라인먼트 마크를 사용하여 얼라인먼트 측정을 한 결과를 도시한 그래프로서, 산화막의 두께에 따라 측정광의 신호의 질(signal quality)에 큰 편차를 보이고 있음을 확인할 수 있다.

반면, 상기의 일 실시예를 적용하면, 도 5에 도시된 바와 같이 텅스텐 실리사이드의 두께가 변화하더라도 거의 일정할 측정광의 신호의 질을 유지할 수 있다.

본 발명의 다른 실시예는 게이트를 구성함에 있어서 폴리실리콘 게이트와 같이 금속계 물질을 사용하지 않는 경우에 관한 것으로, 상기 도 1a 내지 도 1d에 도시된 종래의 공정을 진행하여 게이트 패터닝을 진행하고, 전체구조 표면을 따라 금속계 물질막을 증착하고, 금속계 물질막이 얼라인먼트 마크 영역에만 잔류하도록 선택 식각하는 것이다. 이 경우, 추가적인 공정이 요구되는 단점이 있으나, 상기 일 실시예와 같이 얼라인먼트 정확도를 향상시키는 효과를 얻을 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 금속계 물질막으로 텅스텐실리사이드막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 텅스텐실리사이드막 외의 다른 실리사이드막이나 알루미늄, 텅스텐과 같은 금속을 사용하는 경우에도 적용된다.

전술한 본 발명은 얼라인먼트 정확도를 개선하는 효과가 있으며, 이로 인하여 노광 장비를 효율적으로 운용할 수 있는 효과가 있다.

Claims (3)

1. 반도체 기판 상에 트렌치형 소자분리막을 형성하는 제1 단계;

   얼라인먼트 마크 영역의 상기 트렌치형 소자분리막을 리세스시켜 단차를 형성하는 제2 단계;

   단차가 형성된 전체 구조 표면을 따라 적어도 금속계 물질막을 포함하는 게이트 전극 형성용 물질막을 형성하는 제3 단계;

   게이트 전극용 마스크를 사용하여 상기 게이트 전극 형성용 물질막을 선택 식각하되, 상기 얼라인먼트 마크 영역에 상기 게이트 전극 형성용 물질막이 잔류되도록 하는 제4 단계;

   상기 제4 단계를 마친 전체 구조 상부에 층간절연막을 형성하는 제5 단계;

   상기 층간절연막을 선택 식각하여 콘택홀을 형성하는 제6 단계; 및

   소정의 측정광을 사용하여 상기 트렌치 소자분리막과 상기 콘택홀의 얼라인먼트를 측정하는 제7 단계

   를 포함하여 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
2. 반도체 기판 상에 트렌치형 소자분리막을 형성하는 제1 단계;

   얼라인먼트 마크 영역의 상기 트렌치형 소자분리막을 리세스시켜 단차를 형성하는 제2 단계;

   단차가 형성된 전체 구조 표면을 따라 게이트 전극용 폴리실리콘막을 제3 단계;

   상기 폴리실리콘막을 선택 식각하여 게이트 전극을 패터닝하되, 상기 얼라인먼트 마크 영역의 상기 폴리실리콘막이 제거되도록 하는 제4 단계;

   상기 제4 단계를 마친 전체 구조 표면을 따라 금속계 물질막을 형성하는 제5 단계;

   상기 금속계 물질막을 선택 식각하여 상기 얼라인먼트 마크 영역에만 잔류되도록 하는 제6 단계;

   상기 제6 단계를 마친 전체 구조 상부에 층간절연막을 형성하는 제7 단계;

   상기 층간절연막을 선택 식각하여 콘택홀을 형성하는 제8 단계; 및

   소정의 측정광을 사용하여 상기 트렌치 소자분리막과 상기 콘택홀의 얼라인먼트를 측정하는 제9 단계

   를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 얼라인먼트 마크 형성방법.
3. 제1항 또는 제2항에 있어서,

   상기 금속계 물질막이,

   실리사이드막 또는 금속막인 것을 특징으로 하는 반도체 소자 제조방법.