KR20010062216A - 반도체 장치에서 트래핑된 전하를 줄이기 위한 방법 및 장치 - Google Patents

반도체 장치에서 트래핑된 전하를 줄이기 위한 방법 및 장치 Download PDF

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조셉 제이. 스위니
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Abstract

본 발명은 제 1 층 및 제 2 층을 가진 반도체 장치에서 트래핑된 전하를 줄이는 방법 및 장치에 관한 것이며, 상기 방법은 제 1 층을 제공하는 단계, 제 1 층에 증착, 희석 및 변환 가스를 흐르게함으로써 천이 층을 형성하는 단계, 변환 가스의 흐름을 제거하는 단계 및 천이 층에 제 2 층을 형성하는 단계를 포함한다. 증착, 희석 및 변환 가스는 바람직하게 각각 트리메틸실란(trimethylsilane), 헬륨 및 일산화이질소(N2O)이다. 상기 방법은 화학 기상 증착 또는 플라즈마 강화 화학 기상 증착을 통해 행해진다. 상기 장치는 제 1 절연층, 제 1 절연층에 증착된 전이층 및 상기 전이층에 증착된 제 2 절연층을 갖는다. 전이층은 제 1 절연층과 제 2 절연층 사이에 부착력을 증가시킨다. 증착된 재료 층 사이에 트래핑된 전하(즉, 이온, 전자 등)의 감소는 그러한 층으로부터 형성된 장치의 안정성 및 품질을 향상시킨다.

Description

반도체 장치에서 트래핑된 전하를 줄이기 위한 방법 및 장치{METHOD AND APPARATUS FOR REDUCING FIXED CHARGES IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조에 관한 것이며, 보다 상세히는 제작 과정 동안 반도체 장치의 층 사이에 트래핑된 전하의 양을 감소시키기 위한 방법 및 장치에 관한 것이다.
극초대규모 집적 회로를 위해 반도체 기판 위에 장착된 집적회로는 회로를 포함하는 분리된 반도체 장치를 전기적으로 연결하기 위해 다중 레벨의 상호 연결을 필요로 한다. 통상적으로, 다중 레벨의 상호 연결은 반도체 재료의 층에 의해 분리된다. 이렇게 삽입된 절연층은 한 레벨의 상호연결을 다른 레벨에 연결하기 위해 사용되는 홀을 통해 에칭된다. 전형적으로, 절연층 재료는 (진공에 대해서) 4.1 내지 4.5의 유전 상수를 가지는 실리콘 산화물(SiO2)이다. 장치의 크기가 감소하며 장치의 밀도가 증가함에 따라, 집적회로를 효과적으로 연결하기 위해 상호 연결 레벨 사이의 공간을 감소시키는 것이 필수적이다. 바람직하지 않게, 공간이 감소함에 따라, 절연층이 동일한 유전 상수를 가질 경우 (동일한 금속 레벨 상의) 내부 및 (금속 레벨 사이의) 레벨간 캐패시턴스는 증가한다. 캐패시턴스(C)는 관계식 C = keA/d(k는 유전 상수, e는 절연체의 유전율, A는 면적 및 d는 라인 사이의공간)에 의해 레벨 사이의 공간(d)에 반비례한다. 따라서, RC 시정수를 감소하여 회로(주파수 응답)의 성능을 증대시키기 위해 상호 연결 층사이의 절연층에서 유전 상수(k)를 줄이는 것이 바람직하다. 회로에서 신호 전파 시간은 역으로 RC 지연 시간에 의해 영향받으며, 여기서 R은 금속 라인의 저항이며 C는 전술한 내부 및/또는 레벨간 캐패시턴스이다.
보다 상세하게 도 1은 종래기술에서 공표된 집적 회로 장치(100)를 나타낸다. 통상적으로, 장치(100)는 재료 위에 증착된 다양한 재료의 복수 층(103)을 가지는 기판 재료(102)(통상적으로 SiO2같은유전 재료)를 포함한다. 다양한 층은 도전 통로 및 회로 장치 등을 생성하기 위해 상이한 전기적 특성을 가진다. 예를 들어, 제 1 층(104)은 초기 절연체로서 역할을 하는 기판(102)의 상부에 증착된 절연층이다. 절연층(104) 내에서 다양한 회로 통로 또는 회로 장치(106)는 티타늄 또는 알루미늄 같은 도전 재료를 포함한다. 제 2 절연층(108)은 각각 절연 및 도전층(104 및 106) 상에 증착된다. 통상적으로, 제 2 도전층(108)은 유전 재료이나 반드시 제 1 유전체와 동일한 재료일 필요는 없다.
RC 시간 지연을 최소화하기 위한 실시예는 저항(R)을 줄이기 위해 티타늄 또는 알루미늄을 구리로 대체하는 것처럼 상호 연결 레벨을 위한 우수한 전기 전도체를 사용하는 것이다. 제 2 실시예는 상호 연결 레벨 사이의 캐패시턴스(C)를 줄이기 위해 유기체 같은 낮은 유전 상수(k)를 갖는 절연 재료를 사용하는 것이다. 이와 같이, 제 2 유전층(108)을 위해 낮은 k의 유전 재료를 사용하는 것이 바람직하다. 집적 회로의 제작에 현재 사용되는 통상적으로 낮은 k 유전 재료의 일예는 혼합 트리메틸실란(3MS)이다. 이러한 재료의 유전 상수 대략 2.7 이다; 따라서, 도전 통로, 장치 및 106으로 표시되는 것 등과 같은 도전 영역 사이의 유전 재료로서 사용하기 위해 바람직하다.
전술한 대로 집적 회로를 생성하기 위한 공지된 방법은 화학 기상 증착(CVD)에 의한 것이다. 통상적으로, 선구체 가스(precursor gas)는 운반 가스와 혼합되며 높은 온도에서 증착 챔버로 유도된다. 챔버 내에서 기판과 접촉할 때, 선구 가스는 다양한 요소로 분해되며 소정의 재료(절연층(104), 통상적으로 산화물 또는 도전 재료(106) 즉, 구리)를 생성하기 위해 표면과 반응한다. 그러한 프로세스는 보다 균일한 증착 프로세스를 제공하는 챔버 내에서, 즉 반도체 재료(106)로 산화물층(104)의 개구부를 충전할 경우 플라즈마를 사용함으로써 강화될 수도 있다.
제 2 절연층(108)은 CVD 또는 플라즈마 강화 CVD에 의해 또한 형성된다; 그러나, 프로세스에서 결핍은 바람직하지 않은 결과를 초래한다. 예를 들어 산화물 재료를 다른 산화물 재료 위에 증착할 경우, 즉 제 2 절연층(108)이 제 1 절연층(104) 위에 증착될 경우, 이러한 재료 내의 상이한 크리스탈 평면 구조 및 디멘존은 두 층의 경계부(110)에 극히 미세한 틈을 생성한다. 도 2는 CVD 프로세스 동안 경계부(110)에서 트래핑된 전하(202)를 나타내는 도 1의 확대된 상세 영역을 도시한다. 트래핑된 전하(202)는 장치 근처에서 바람직하지 않은 영향을 끼치는 경계부(110) 내에서의 실질적인 전하 축적 조건을 생성한다. 예를 들어, 도 3은 장치(즉, MOSFET 트랜지스터 장치의 게이트 구조)의 캐패시터 대 약 -55V의 플랫 밴드 전압(flat band voltage)을 나타내는 게이트 전압의 그래프를 도시한다. 전하 트래핑 조건은 방지하기 어렵기 때문에 플랫 밴드 전압에 대한 통상적이고 바람직한 값은 대략 -15V 이다. 경계부(110)에서 트래핑된 전하(202)가 많다면, 기판 상에 장착된 장치는 바람직하지 않게 장치의 열악하거나 비동작 조건이 되도록 영향을 끼친다.
따라서, 낮은 k의 유전 재료와 그러한 장치를 구성하는데 사용되는 다른 유전체 사이의 경계부에서 전하 트랩 현상을 발생시키지 않는 절연 특성을 증가시키기 위해 낮은 k의 유전 재료를 가진 반도체 IC 구조 및 결과인 장치의 방법에 대한 기술이 필요하다.
종래기술과 관련한 불이익은 제 1 층 및 제 2 층을 가진 반도체 장치에서 트래핑된 전하를 줄이기 위한 방법에 관한 본 발명으로 극복되었으며, 상기 방법은 제1 층을 제공하는 단계, 제 1 층 상에 증착, 희석 및 변환 가스로 인해 전이층을 형성하는 단계, 변환 가스의 흐름을 제거하는 단계 및 전이층 상에 제 2 층을 형성하는 단계를 포함한다. 증착 가스, 희석 가스 및 변환 가스는 바람직하게 각각 트리메틸실란, 헬륨 및 N2O이다. 추가로, 변환 가스 흐름을 제거하는 단계는 전이층의 특성을 변경시킨다. 상기 방법은 전이층, 제 1 및 제 2 층을 증착할 경우 화학 기상 증착 또는 플라즈마 강화 화학 기상 증착을 거쳐 형성된다.
택일적으로, 제 1 층 및 제 2 층을 가진 반도체 장치에서 트래핑된 전하를감소시키기 위한 방법은 제 1 층을 제공하는 단계, 전이층을 형성하기 위해 제 1 층 상에 증착 및 희석 가스를 흐르게 하는 단계, 전이층을 플라즈마 처리하는 단계 및 전이층 상에 제 2 층을 형성하는 단계. 증착 가스 및 희석 가스는 바람직하게 각각 트리메틸렌실란 및 헬륨이다. 추가로, 플라즈마 처리는 대략 50 내지 500 Watt, 바람직하게는 250 Watt의 범위에서 전도되는 N2O 플라즈마를 더 포함한다. 제 2 층은 바람직하게 트리메틸실란 산화물 층이다.
반도체 장치에서 트래핑된 전하를 감소시키기 위한 장치가 또한 개시되었다. 이 장치는 제 1 절연층, 제 1 절연층에 증착된 전이층 및 전이층에 증착된 제 2 절연층을 가진다. 전이층은 제 1 절연층과 제 2 절연층 사이의 부착력을 향상시키며 전이층은 바람직하게 실리콘 카바이드 기본 재료이며 가장 바람직하게는 SiC:H 이다. 제 2 절연층은 트리메틸실란 산화물이다.
본 발명에서 설명된 방법 및 장치로, 증착된 재료의 층 사이에 트래핑된 전하(즉, 이온, 전자 등)의 양에 있어서 감소가 실현된다. 이와 같이 상기의 층으로부터 형성된 장치의 안정성 및 품질이 향상된다.
도 1은 집적회로가 장착된 종래 기술의 반도체 기판의 부분 단면도이다.
도 2는 도 1에 표시된 영역의 상세 단면도이다.
도 3은 도 1의 집적회로 경계부에서 캐패시턴스 대 게이트 전압 수치의 그래프를 나타낸 도면이다.
도 4는 본 발명에 따라 집적회로가 장착된 반도체 기판의 부분 단면도이다.
도 5는 본 발명에 따른 방법을 사용한 경우 도 4의 집적회로의 경계부에서 집적회로의 캐패시턴스 대 게이트 전압의 그래프를 나타낸 도면이다.
도 6은 본 발명의 방법의 일실시예를 사용한 경우 도 4의 집적회로에 대한 캐패시턴스 대 게이트 전압의 그래프를 나타낸 도면이다.
도 7은 본 발명의 방법 단계의 일련 순서를 나타낸 도면이다.
도 8은 본 발명의 일실시예의 방법 단계의 일련의 순서를 나타낸 도면이다.
도 9는 본 발명에 관련하여 사용되는 증착 시스템을 나타낸 도면이다.
* 도면의 주요 부분에 대한 설명 *
102 : 기판 재료 104 : 제 1 절연층
407 : 전이층 108 : 제 2 절연층
110 : 경계부 902 : 증착 챔버
918 : 액상 선구체 922 : 샤워헤드
도 4는 본 발명에 따른 집적 회로 장치(400)를 나타낸다. 이 장치(400)는 그 위에 증착된 다양한 재료의 복수 층(403)을 가진 기판 재료(402)(즉, SiO2같은 유전 재료)를 포함한다. 다양한 층은 (라인으로 알려진) 도전 통로 및 회로 장치 등을 형성하기 위해 상이한 전기적 성질을 가진다. 이러한 통로 및 장치는 다양한다른 라인, 상호 연결 및 장치(미도시)를 통해 기판 상의 다른 장치에 링크된다.
이 장치(400)는 집적 회로 제작을 위해 소정의 공지된 방법 및 장치에 의해 바람직하게는 화학 기상 증착(CVD)에 의해 형성된다. 동일한 실행을 위한 CVD 및 장치가 미국 특허 NO. 5,856,240에 개시되었으며 본 명세서에 참조되었다. 도 9는 CVD를 실행하기 위한 증착 시스템(900)의 일예를 나타낸다. 액상 선구체(918)는 하나 이상의 선구체 재료 전송 라인(920)을 통해 선구체 운반 시스템(908)으로부터 증착 챔버(902)로 운반된다. 특히, 액상 선구체(918)는 증발기(906)에서 증발되며, 운반 가스(924)와 혼합되며 증착 챔버(902)에서 샤워헤드(showerhead)로 운반된다. 사용될 수 있는 증착 챔버의 일예는 캘리포니아 산타클라라의 어플라이드 머티어리얼스사에서 생산되는 모델 DzX 챔버이다. 증착 챔버(902)는 복수의 층이 증착시키기 위해 바람직한 기판(즉, 반도체 웨이퍼)을 유지하기 위한 가열된 서셉터(916)를 포함한다. 재료는 증발된 선구체가 가열된 기판(402)과 접촉할 때 CVD에 의해 기판(402)에 증착된다. 그러한 프로세스는 보다 균일한 증착 프로세스를 제공하는 챔버 내에서 플라즈마를 사용함으로써 강화될 수도 있다. 플라즈마는 고전력 에너지 소오스를 가진 하나 이상의 챔버 요소(즉, 서셉터(916) 또는 샤워헤드(922))를 구동함으로써 형성된다. 예를 들어, 에너지 소오스는 서셉터(916)에 연결된 AC 전력 소오스(928)이다. 챔버(902) 및 선구체 운반 시스템(908)은 프로세스 제어 시스템(904)에 의해 제어된다.
프로세스 챔버(902)는 절연체(910)에 의해 서셉터(916) 및 샤워헤드(922)로부터 전기적 및 열적으로 분리되는 벽(914)의 셋트에 의해 한정된다. 저항성 코일같은 가열 요소(926)로부터 열 에너지는 서셉터(916)의 표면 상부를 가열한다. 압력 제어 유닛(930)(즉, 진공 펌프)는 증착 프로세스를 용이하게 하기 위해 필요한 챔버 환경을 조절한다.
다시 도 4를 참조하면, 제 1 층(404)은 기초 절연체로 작용하는 기판(402)의 상부에 증착된 절연층이다. 티타늄, 구리 및 탄탈 등과 같은 도전 재료를 포함하는 다양한 회로 통로 또는 장치(406)가 절연층(404) 내에 있다. 공통 플레인 내에 증착된 제 1 절연층(404) 및 도전층은 경계부(410)를 한정한다. 전이층(407)은 경계부(410) 상에 증착된다. 제 2 절연층(408)은 전이층(407) 위에 증착된다. 통상적으로, 제 2 절연층(408)은 유전 재료이나 필수적으로 제 1 유전층(404)과 같은 동일한 재료는 아니다.
전이층(407)은 바람직하게 낮은 k의 유전 재료이다. 그러한 재료는 제 1 절연층(404)에 대한 제 2 절연층(408)의 결합력을 강화한다. 이러한 바람직한 효과를 수행할 수 있는 재료중 하나가 캘리포니아 산타클라라의 어플라이드 머티어리얼스 사의 등록상표인 BLOKTM이다. BLOKTM은 장벽 낮은 K(BarrierLOwK)유전 재료를 나타내며 바람직하게 k = 4.5이다.
본 발명은 또한 제 1 절연층 상에 제 2 절연층을 형성하는 방법을 포함한다. 특히, 본 방법의 제 1 실시예는 일련의 방법 단계(700)로서 도 7에 도시된다. 방법은 단계(702)에서 시작하여 기판 재료 위에 제 1 절연층(즉, 산화물 층)이 제공되는 단계(704)로 진행한다. 제 1 절연층은 예를 들어 기판 상에 도전 통로 또는회로 장치를 한정하기 위한 반도체 기판(402) 상에 증착된 층(404)일 수도 있다. 단계(706)에서, 증착, 희석 및 변환 가스의 흐름은 제 1 절연층 상에 전이층을 형성한다. 증착, 희석 및 변환 가스는 제 1 절연층 상에 전이층을 형성한다. 전이층은 예를 들어 도 4에 도시된 층(407)이다. 단계(708)에서, 변환 가스의 흐름은 제거(즉, 점진적으로 턴 오프 또는 시간에 대해 감소)된다. 변환 가스를 제거하는 동안 전이층의 성질은 전이층과 제 2 절연층 사이의 적절한 결합력을 향상시키도록 단계적인 유형으로 변경된다. 단계(710)에서, 제 2 절연층은 전이층 상에 형성된다. 제 2 산화물 층은 예를 들어 도 4에 도시된 층(408)이다.
전술한 방법(700)에서, 증착 가스는 실리콘 기본 재료이며 본 발명의 실시예에서 트리메틸실란(3MS)이며, 희석 가스는 불활성 가스이며 실시예에서는 헬륨이다. 변환 가스는 산소 함유 가스이며 본 발명의 실시예에선 N2O이다. 추가로, 제 2 절연층은 실리콘 기본 절연층이며 본 발명의 실시예에선 트리메틸실란 산화물 층이다.
전술한 제 1 절연, 천이 및 제 2 절연층은 반도체 회로 장치 제작 분야의 당업자에게 방법을 통해 형성될 수 있으나 물리 기상 증착(PVD) 및 화학 기상 증착(CVD) 등을 포함하지만 이에 제한되지 않으며 본 발명의 실시예에서 층은 CVD를 통해, 보다 바람직하게는 플라즈마 강화 CVD(PECVD)에 의해 형성된다. 본 방법은 캘리포니아 산타클라라의 어플라이드 머티어리얼스 사에 의해 제작 및 판매되는 DxZ 챔버 같은 반도체 제작 챔버에서 실행될 수 있다. 그러한 방법이 실행되는 조건은 다음과 같다:
T = 350℃-400℃, 바람직하게는 350℃
압력은 2-20 Torr, 바람직하게는 8.7 Torr
전력은 50-500 Watt, 바람직하게는 250 Watt
전극 간격은 350-600 mils, 바람직하게는 435 mils
변환 가스 흐름은 500-2500 sccm, 바람직하게는 1500 sccm N2O
3MS 흐름은 25-500 sccm
헬륨 흐름은 100-2000 sccm
도 8에 도시된 본 발명의 택일적 실시예에서, 일련의 방법 단계(800)는 제 1 절연층 상에 제 2 절연체를 형성하는데 사용된다. 그러한 방법 단계(800)는 단계(802)에서 시작하여 기판 상에 제 1 절연층이 제공되는 단계(804)로 진행한다. 단계(806)에서 증착 및 희석 가스의 흐름은 전이층을 형성하는 제 1 절연층 상에 제공된다. 단계(808)에서, 증착 및 희석 가스의 흐름은 정지되며 플라즈마 처리가 전이층에 제공된다. 플라즈마 처리는 제 2 절연층의 접착력를 향상시키기 위해 전이층의 성질을 변경시킨다. 단계(810)에서, 제 2 절연층은 전이층 상에 증착되며 단계(800)는 단계(812)에서 종결된다.
전술한 장치의 잇점은 도 5 및 도 6을 도 3과 비교함으로써 알 수 있다. 도 5는 개시된 방법 중 하나에 따라 형성된 반도체 장치에 대한 게이트 전압(V) 대 캐패시턴스(pF)의 그래프를 나타낸다. 특히 플랫 밴드 전압은 도 3의 처리되지않은(즉, 전이층이 없는) 장치에서의 약 -55V와 비교하여 대략 -25V까지 감소되었다. 도 6은 (실란의 사용을 포함하는) 보다 최적화된 조건 아래서 처리되는 장치에 대한 동일한 특성 그래프를 나타낸다. 이러한 장치에서, 플랫 밴드 전압은 통상적으로 바람직한 값인 -15V까지 감소된다. 0에 좀 더 가까운 플랫 밴드 전압은 앞서 이해된 것 보다 본 발명의 경계부(410)에서 트래핑된 전하가 더 적다는 것을 나타낸다. 이와 같이, 장치(400)는 통상적으로 열악하거나 스펙 외의 설계에 의해 발생되는 브레이크 다운에 덜 영향을 받는다.
비록 본 발명의 기술적 사상을 포함한 다양한 실시예가 도시되었으며 본 명세서에서 상세하게 설명되었지만, 기술 분야의 당업자는 발명의 사상 내에서 많은 다양한 실시예를 고안할 수 있다.
본 발명에 의해 반도체 장치의 제작 과정 동안 반도체 장치의 층 사이에 트래핑된 전하의 양을 감소시키는 효과를 거둘 수 있다.

Claims (20)

  1. 제 1 층 및 제 2 층을 갖는 반도체 장치에서 트래핑된 전하를 감소시키기 위한 방법에 있어서,
    상기 제 1 층을 제공하는 단계;
    상기 제 1 층 상에 증착, 희석 및 변환 가스를 흐르게 하여 전이층을 형성하는 단계;
    상기 변환 가스의 흐름을 제거하는 단계; 및
    상기 전이층 상에 상기 제 2 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 증착 가스는 트리메틸실란(trimethylsilane)인 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 희석 가스는 헬륨인 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 변환 가스는 N2O인 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 변환 가스를 제거하는 단계는 상기 전이층의 성질을 변경 시키는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 전이층은 화학 기상 증착을 통해 형성되는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 전이층은 플라즈마 강화 화학 기상 증착을 통해 형성되는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 층은 화학 기상 증착을 통해 형성되는 것을 특징으로 하는 방법.
  9. 제 1 층 및 제 2 층을 갖는 반도체 장치에서 트래핑된 전하를 감소시키기 위한 방법에 있어서,
    상기 제 1 층을 제공하는 단계;
    상기 제 1 층 상에 증착 및 희석 가스를 흐르게 하여 상기 전이층을 형성하는 단계;
    상기 전이층을 플라즈마 처리하는 단계;
    상기 전이층 상에 상기 제 2 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 증착 가스는 트리메틸실란인 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서,
    상기 희석 가스는 헬륨인 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서,
    상기 플라즈마 처리는 N2O 플라즈마를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 플라즈마 처리는 대략 50 내지 500 Watt의 범위에서 실행되는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    상기 플라즈마 처리는 250 Watt에서 실행되는 것을 특징으로 하는 방법.
  15. 제 9 항에 있어서,
    상기 제 2 층은 트리메틸실란 산화물 층인 것을 특징으로 하는 방법.
  16. 반도체 장치에서 트래핑된 전하를 감소시키기 위한 장치에 있어서,
    제 1 절연층;
    상기 제 1 절연층 상에 증착된 전이층; 및
    상기 전이층 상에 증착된 제 2 절연층을 포함하는 것을 특징으로 하는 장치.
  17. 제 16 항에 있어서,
    상기 전이층은 상기 제 1 절연층과 상기 제 2 절연층 사이의 부착력을 향상시키는 것을 특징으로 하는 장치.
  18. 제 16 항에 있어서,
    상기 전이층은 실리콘 카바이드 기본 재료를 더 포함하는 것을 특징으로 하는 장치.
  19. 제 18 항에 있어서,
    상기 전이층 재료는 SiC:H 인 것을 특징으로 하는 장치.
  20. 제 16 항에 있어서,
    상기 제 2 절연층은 트리메틸실란 산화물인 것을 특징으로 하는 장치.
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