KR20010060156A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- KR20010060156A KR20010060156A KR1020000061196A KR20000061196A KR20010060156A KR 20010060156 A KR20010060156 A KR 20010060156A KR 1020000061196 A KR1020000061196 A KR 1020000061196A KR 20000061196 A KR20000061196 A KR 20000061196A KR 20010060156 A KR20010060156 A KR 20010060156A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- reference numeral
- denotes
- silicide
- cosi
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 108
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 108
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 51
- 239000010941 cobalt Substances 0.000 claims abstract description 51
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 82
- 229910052751 metal Inorganic materials 0.000 claims description 33
- 239000002184 metal Substances 0.000 claims description 33
- 238000010438 heat treatment Methods 0.000 claims description 21
- 239000010936 titanium Substances 0.000 claims description 19
- 229910052719 titanium Inorganic materials 0.000 claims description 13
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 8
- 230000002776 aggregation Effects 0.000 abstract description 21
- 230000015556 catabolic process Effects 0.000 abstract description 17
- 238000004220 aggregation Methods 0.000 abstract description 10
- 229910019001 CoSi Inorganic materials 0.000 description 69
- 238000000137 annealing Methods 0.000 description 38
- 230000015572 biosynthetic process Effects 0.000 description 35
- 238000004544 sputter deposition Methods 0.000 description 13
- 239000011800 void material Substances 0.000 description 12
- 238000005054 agglomeration Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000006731 degradation reaction Methods 0.000 description 8
- 238000009432 framing Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000015271 coagulation Effects 0.000 description 4
- 238000005345 coagulation Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-N sulfuric acid Substances OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
- -1 sulfuric acid peroxide Chemical class 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
본 발명은 반도체 장치의 실리사이드 배선 구조에 관한 것으로, 또한 개선된 실리사이드막을 구비한 반도체 장치와 그 제조 방법에 관한 것이다.The present invention relates to a silicide wiring structure of a semiconductor device, and also relates to a semiconductor device having an improved silicide film and a manufacturing method thereof.
반도체 장치에 있어서, Co 실리사이드는 MOS 트랜지스터의 소스·드레인 확산층 상이나, 확산층 상 및 게이트부에 동시에 Co 실리사이드를 형성하는 실리사이드 프로세스 등에 이용되고 있고, 반도체 디바이스의 고속 동작화의 필요성으로 인해 Ti 실리사이드와 함께 널리 이용되고 있다. 또, 이하에서는 적절하게 코발트를 Co, 실리콘을 Si, 게르마늄을 Ge로 약기한다.In the semiconductor device, Co silicide is used in a silicide process for forming Co silicide on the source / drain diffusion layer of the MOS transistor, or at the same time on the diffusion layer and the gate portion, and with Ti silicide due to the necessity of high-speed operation of the semiconductor device. It is widely used. In the following, Cobalt is abbreviated as Co, silicon as Si, and germanium as Ge.
도 20은 일반적인 Co 실리사이드의 형성 공정을 나타내는 순서도이고, 도 20에 있어서, 참조 번호 1은 Co 실리사이드 형성 전에 기판 표면으로부터 산화막을 제거하는 표면 산화막 제거 공정, 참조 번호 2는 Co 스퍼터 공정, 참조 번호 3은 첫 번째 램프 어닐링(이하, 제1 램프 어닐링으로 칭한다) 공정, 참조 번호 4는 Co 제거 공정, 참조 번호 5는 두 번째의 램프 어닐링(이하, 제2 램프 어닐링으로 칭한다) 공정이다.FIG. 20 is a flowchart showing a general Co silicide formation process. In FIG. 20, reference numeral 1 denotes a surface oxide film removal process of removing an oxide film from a substrate surface before Co silicide formation, and reference numeral 2 denotes a Co sputtering process and reference numeral 3 Is a first lamp annealing (hereinafter referred to as first lamp annealing) process, reference numeral 4 is a Co removal process, and reference numeral 5 is a second lamp annealing (hereinafter referred to as second lamp annealing) process.
도 21 내지 도 25는 각 공정 처리 후의 단면도를 나타내고, 도 21은 공정 1의 표면 산화막 제거 후의 단면도이고, 도 22는 공정 2의 Co 스퍼터 후의 단면도이다. 또한, 도 23은 공정 3의 제1 램프 어닐링 후의 단면도, 도 24는 공정 4의 Co 제거 후의 단면도, 도 25는 공정 5의 제2 램프 어닐링 후의 단면도이다.21-25 is sectional drawing after each process process, FIG. 21 is sectional drawing after surface oxide film removal of process 1, and FIG. 22 is sectional drawing after Co sputtering of process 2. FIG. 23 is sectional drawing after the 1st lamp annealing of the process 3, FIG. 24 is sectional drawing after the Co removal of the process 4, and FIG. 25 is sectional drawing after the 2nd lamp annealing of the process 5. FIG.
도 21 내지 25에 있어서, 참조 번호 11은 Si 기판(실리콘 기판), 참조 번호 12는 소자 분리부, 참조 번호 13은 게이트 프레이밍(framing) 산화막, 참조 번호 14는 게이트 산화막, 참조 번호 15는 폴리실리콘의 게이트, 참조 번호 16은 Co막, 참조 번호 17은 Co 실리사이드막(CoxSiy(2x<y)막), 참조 번호 18은 Co 다이 실리사이드막 (CoSi2막)을 나타낸다.21 to 25, reference numeral 11 denotes a Si substrate (silicon substrate), reference numeral 12 denotes an element isolation unit, reference numeral 13 denotes a gate framing oxide film, reference numeral 14 denotes a gate oxide film, reference numeral 15 denotes polysilicon The reference numeral 16 designates a Co film, a reference numeral 17 designates a Co silicide film (Co x Si y (2x < y) film), and a reference numeral 18 designates a Co disilicide film (CoSi 2 film).
Co 실리사이드막의 형성 순서는 기판(11) 상에 폴리실리콘 게이트(15) 및 소스·드레인을 형성한 후(도 21 참조), 공정 1의 표면 산화막 제거를 위해 HF 수용액에 의해 기판(11) 상의 표면 산화막을 제거하고, 공정 2의 Co 스퍼터를 행한다 (Co 스퍼터 전에 동일 장치 내에서 스퍼터 에치를 행한다).The formation order of the Co silicide film is formed after the polysilicon gate 15 and the source / drain are formed on the substrate 11 (see FIG. 21), and then the surface on the substrate 11 by HF aqueous solution to remove the surface oxide film of step 1. The oxide film is removed and the Co sputtering of Step 2 is performed (sputter etch is performed in the same apparatus before Co sputtering).
그 후, 공정 3의 제1 램프 어닐링(400∼600℃)에 의해, Co와 기판(11) 게이트(15)의 폴리실리콘 Si를 반응시켜 CoxSiy(2x<y)막(17)으로 하고, 공정 4의 Co 제거를 위해 황산과수 용액에 의해 미반응의 Co를 제거한다. 그 후 재차, 공정 5의 제2 램프 어닐링(700∼900℃)에 의해 CoxSiy막(17)을 CoSi2막(18)으로 한다.Subsequently, Co and Si of the substrate 11 gate 15 are reacted with Co x Si y (2x <y) film 17 by the first lamp annealing (400 to 600 ° C.) in Step 3. In order to remove Co in Step 4, unreacted Co is removed by a sulfuric acid peroxide solution. Thereafter, the Co x Si y film 17 is made a CoSi 2 film 18 by the second lamp annealing (700 to 900 ° C) in Step 5.
도 26은 코발트 실리사이드가 응집하고 있는 모습을 나타내는 단면도이다. 도 26에 있어서, 참조 번호 11은 Si 기판이고, 참조 번호 12는 소자 분리부, 참조 번호 13은 게이트 프레이밍 산화막, 참조 번호 14는 게이트 산화막, 참조 번호 15는 폴리실리콘의 게이트, 참조 번호 18a는 응집이 발생하고 있는 CoSi2응집부, 참조 번호 31은 PN 접합면, 참조 번호 32는 PN 접합 쇼트부를 나타낸다.Fig. 26 is a cross sectional view showing a state in which cobalt silicide is aggregated. In Fig. 26, reference numeral 11 denotes a Si substrate, reference numeral 12 denotes an element isolation portion, reference numeral 13 denotes a gate framing oxide film, reference numeral 14 denotes a gate oxide film, reference numeral 15 denotes a polysilicon gate, and reference numeral 18a agglomerates. The generated CoSi 2 agglomerated portion, reference numeral 31 denotes a PN junction surface, and reference numeral 32 denotes a PN junction short portion.
Co는 공정 5의 제2 램프 어닐링 및 CoSi2막(18) 형성 후의 고온 열 처리에 의해 응집이 발생하기 쉽고, CoSi 응집부(18a)에 나타낸 바와 같이 CoSi2막(18)이 띄엄띄엄 떨어지게 되어 기판(11)과 반응하여 기판(11)의 깊이 방향으로 두꺼워진다. 특히 기판(11)에 주입 손상 등이 있으면 그 결함을 통해 불균일하게 CoSi2의 반응이 진행되기 쉽기 때문에, 기판(11)에서 깊이 방향으로 두꺼워지는 부분이 부분적으로 생기게 되어 PN 접합 쇼트부(32)에 나타낸 바와 같이 CoSi2응집부(18a)가 PN 접합면(31)에 도달하게 되고, PN 접합 내압이 열화한다. 그 때문에, 세선 저항 상승 대책에 유효한 Co막 두께를 두껍게(膜厚化) 하는 것도 곤란하게 된다.Co is step 5 second ramp annealing and CoSi CoSi 2 film 18 as shown in Fig. 2 film 18 is easy to aggregation by the high temperature heat treatment after forming occurred, CoSi agglomeration unit (18a) of the sparsely been exfoliated Reacts with the substrate 11 and thickens in the depth direction of the substrate 11. Particularly, if there is an injection damage or the like on the substrate 11, the reaction of CoSi 2 is likely to proceed unevenly through the defect, so that a portion thickened in the depth direction of the substrate 11 is partially formed, and thus the PN junction short portion 32 As shown in FIG. 2, the CoSi 2 agglomerated portion 18a reaches the PN junction surface 31, and the PN junction internal pressure deteriorates. Therefore, it becomes difficult to thicken the Co film thickness effective for the countermeasure against the increase in the thin wire resistance.
또한, 도 27에 코발트 실리사이드 응집시에 코발트 실리사이드 배선부의 상면도를 도시한다. 참조 번호 25는 코발트 실리사이드 배선을, 참조 번호 29는 코발트 실리사이드 배선 단선부를 나타낸다.27 shows a top view of the cobalt silicide wiring portion at the time of cobalt silicide agglomeration. Reference numeral 25 denotes a cobalt silicide wiring and reference numeral 29 denotes a cobalt silicide wiring disconnection portion.
또한, 배선의 코너부에는 Co의 공급이 불충분해지고, 보이드(30)에 나타낸 바와 같은 보이드가 발생하기 쉽다. 코발트 실리사이드가 응집하면 도 27에 도시한 바와 같은 단선부(29)나 보이드(30)가 생겨 세선 저항이 상승한다.Moreover, supply of Co becomes inadequate in the corner part of wiring, and a void like the void 30 is easy to generate | occur | produce. When cobalt silicide aggregates, the disconnection part 29 and the void 30 as shown in FIG. 27 generate | occur | produce, and a fine wire resistance rises.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 코발트 실리사이드의 응집에 의한 PN 접합 내압 열화 및 코발트 실리사이드의 세선 저항 상승을 막는 코발트 실리사이드 배선 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a method for forming a cobalt silicide wiring to prevent PN junction breakdown voltage degradation due to cobalt silicide agglomeration and an increase in fine wire resistance of cobalt silicide.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상의 실리콘막 상에 코발트막 또는 티탄막을 형성하여 제1 가열을 함으로써 금속 실리사이드막(Co 실리사이드막 또는 Ti 실리사이드막)을 형성하는 공정과, 상기 금속 실리사이드막 상에 실리콘막을 형성하여 제2 가열을 함으로써 상기 금속 실리사이드막을 다이 실리사이드화하는 공정을 포함하는 것을 특징으로 하는 것이다.The method of manufacturing a semiconductor device according to the present invention includes the steps of forming a metal silicide film (Co silicide film or Ti silicide film) by forming a cobalt film or a titanium film on a silicon film on a semiconductor substrate and performing first heating, and the metal Forming a silicon film on the silicide film and performing a second heating to die silicide the metal silicide film.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 금속 실리사이드막의 형성 후, 상기 실리콘막의 형성 전에 미반응 코발트를 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.The manufacturing method of the semiconductor device which concerns on this invention is characterized by including the process of removing unreacted cobalt after formation of the said metal silicide film and before formation of the said silicon film.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 금속 실리사이드막을 다이 실리사이드화하는 공정 후, 미반응 실리콘을 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.The manufacturing method of the semiconductor device which concerns on this invention is characterized by including the process of removing the unreacted silicon after the process of carrying out the die silicide process of the said metal silicide film.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 실리콘막의 형성을 실리콘성막에 의해 행하는 것을 특징으로 하는 것이다.The method for manufacturing a semiconductor device according to the present invention is characterized in that the silicon film is formed by a silicon film.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 실리콘막을 폴리실리콘막 또는 비정질 실리콘막으로 하는 것을 특징으로 하는 것이다.The method for manufacturing a semiconductor device according to the present invention is characterized in that the silicon film is a polysilicon film or an amorphous silicon film.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 실리콘막의 형성을 Si 선택 성장에 의해 행하는 것을 특징으로 하는 것이다.The method for manufacturing a semiconductor device according to the present invention is characterized in that the silicon film is formed by Si selective growth.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상의 실리콘막 상에 코발트막 또는 티탄막을 형성하여 제1 가열을 함으로써 금속 실리사이드막(Co 실리사이드막 또는 Ti 실리사이드막)을 형성하는 공정과, 상기 금속 실리사이드막 상으로부터 Si 또는 Ge의 주입을 행하여 제2 가열을 함으로써 상기 금속 실리사이드막을 다이 실리사이드화하는 공정을 포함하는 것을 특징으로 하는 것이다.The method of manufacturing a semiconductor device according to the present invention includes the steps of forming a metal silicide film (Co silicide film or Ti silicide film) by forming a cobalt film or a titanium film on a silicon film on a semiconductor substrate and performing first heating, and the metal It is characterized by including the process of die-siliciating the said metal silicide film | membrane by performing 2nd heating by injecting Si or Ge from a silicide film | membrane.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 금속 실리사이드막의 형성 후, 상기 Si 또는 Ge의 주입 전에 미반응 코발트를 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.The manufacturing method of the semiconductor device which concerns on this invention is characterized by including the process of removing unreacted cobalt after formation of the said metal silicide film and before inject | pouring the said Si or Ge.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상의 실리콘막 상에 코발트막 또는 티탄막을 형성하여 제1 가열을 함으로써 금속 실리사이드막(Co 실리사이드막 또는 Ti 실리사이드막)을 형성하는 공정과, 미반응 Co 또는 Ti를 제거하여 제2 가열을 하는 공정과, 또한 코발트막 또는 티탄막을 형성하여 제3 가열을 하는 공정과, 이 후에 미반응 Co 또는 Ti를 제거하여 제4 가열을 함으로써 금속 실리사이드막을 다이 실리사이드화하는 공정을 포함하는 것을 특징으로 하는 것이다.The manufacturing method of the semiconductor device which concerns on this invention forms the metal silicide film (Co silicide film or Ti silicide film) by forming a cobalt film or a titanium film on a silicon film on a semiconductor substrate, and performing 1st heating, and unreacted. Die silicide of the metal silicide film by removing Co or Ti for a second heating process, and also forming a cobalt film or titanium film for a third heating process, and then removing unreacted Co or Ti for a fourth heating process. It is characterized by including the step of converting.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 금속 실리사이드막을 다이 실리사이드화하는 공정 후, 이 금속 실리사이드막을 피복하는 치밀한 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.The manufacturing method of the semiconductor device which concerns on this invention is characterized by including the process of forming the dense insulating film which coat | covers this metal silicide film after the process of carrying out the die silicide process of the said metal silicide film.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 절연막으로서 SiN막, HDP-SiO 막 또는 HDP-SiN막을 형성하는 것을 특징으로 하는 것이다.The method for manufacturing a semiconductor device according to the present invention is characterized by forming a SiN film, an HDP-SiO film or an HDP-SiN film as the insulating film.
본 발명에 따른 반도체 장치는, 금속 실리사이드 배선을 포함한 반도체 장치에 있어서 상기 금속 실리사이드 배선을 피복하는 치밀한 절연막을 포함한 것을 특징으로 하는 것이다.The semiconductor device according to the present invention is characterized in that the semiconductor device including the metal silicide wiring includes a dense insulating film covering the metal silicide wiring.
본 발명에 따른 반도체 장치는, 소정 폭을 보유하는 금속 실리사이드 배선을 포함한 반도체 장치에 있어서 상기 금속 실리사이드 배선에 소정의 간격을 두고 복수의 폭이 넓은 부분을 설치한 것을 특징으로 하는 것이다.The semiconductor device according to the present invention is characterized in that, in a semiconductor device including a metal silicide wiring having a predetermined width, a plurality of wide portions are provided in the metal silicide wiring at predetermined intervals.
본 발명에 따른 반도체 장치는, 상기 폭이 넓은 부분을 배선 길이 1㎛ 이하마다 1개 설치한 것을 특징으로 하는 것이다.The semiconductor device according to the present invention is characterized in that one wide portion is provided for each wiring length of 1 μm or less.
본 발명에 따른 반도체 장치는, 소정 폭을 보유하고 굴곡시켜 형성된 금속 실리사이드 배선을 포함한 반도체 장치에 있어서 상기 금속 실리사이드 배선의 굴곡부를 테이퍼 또는 아아르를 붙여 형성한 것을 특징으로 하는 것이다.The semiconductor device according to the present invention is characterized in that a bent portion of the metal silicide wiring is formed by tapering or arranging a semiconductor device including a metal silicide wiring formed by bending and having a predetermined width.
도 1은 본 발명의 실시예 1에 의한 CoSi2형성 순서도.1 is a flow chart for forming CoSi 2 according to Example 1 of the present invention.
도 2는 도 1의 CoSi2형성 순서도 중 Si 성막 후의 단면도.FIG. 2 is a cross-sectional view after Si film formation in the CoSi 2 formation flowchart of FIG. 1. FIG.
도 3은 도 1의 CoSi2형성 순서도 중 제2 램프 어닐링 후의 단면도.3 is a cross-sectional view after the second lamp annealing in the CoSi 2 formation flow chart of FIG. 1.
도 4는 도 1의 CoSi2형성 순서도 중 Si 제거 후의 단면도.4 is a cross-sectional view after Si removal in the CoSi 2 formation flowchart of FIG. 1.
도 5는 본 발명의 실시예 2에 의한 CoSi2형성 순서도.5 is a flowchart illustrating CoSi 2 formation according to Example 2 of the present invention.
도 6은 도 5의 CoSi2형성 순서도 중 Si 선택 성장 후의 단면도.6 is a cross-sectional view after Si selective growth in the CoSi 2 formation flowchart of FIG. 5.
도 7은 도 5의 CoSi2형성 순서도 중 제2 램프 어닐링 후의 단면도.FIG. 7 is a cross-sectional view after the second lamp annealing in the CoSi 2 formation flow chart of FIG. 5. FIG.
도 8은 본 발명의 실시예 3에 의한 CoSi2형성 순서도.8 is a flow chart for forming CoSi 2 according to Example 3 of the present invention.
도 9는 도 8의 CoSi2형성 순서도 중 Si(Ge) 주입 후의 단면도.FIG. 9 is a cross-sectional view after Si (Ge) injection in the CoSi 2 formation flowchart of FIG. 8. FIG.
도 10은 도 8의 CoSi2형성 순서도 중 제2 램프 어닐링 후의 단면도.10 is a cross-sectional view after the second lamp annealing in the CoSi 2 formation flowchart of FIG. 8.
도 11은 본 발명의 실시예 4에 의한 CoSi2형성 순서도.11 is a flow chart for forming CoSi 2 according to Example 4 of the present invention.
도 12는 도 11의 CoSi2형성 순서도 중 Co 스퍼터(7) 후의 단면도.12 is a cross-sectional view after the Co sputtering 7 in the CoSi 2 formation flowchart of FIG. 11.
도 13은 도 11의 CoSi2형성 순서도 중 제1 램프 어닐링(8) 후의 단면도.13 is a cross-sectional view after the first lamp annealing 8 of the CoSi 2 formation flow chart of FIG. 11.
도 14는 도 11의 CoSi2형성 순서도 중의 Co 제거(9) 후의 단면도.14 is a cross-sectional view after Co removal 9 in the CoSi 2 formation flowchart of FIG. 11.
도 15는 도 11의 CoSi2형성 순서도 중의 제2 램프 어닐링(10) 후의 단면도.15 is a cross-sectional view after the second lamp annealing 10 in the CoSi 2 formation flow chart of FIG. 11.
도 16은 본 발명의 실시예 5에 의한 반도체 장치를 나타내는 단면도.Fig. 16 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention.
도 17은 본 발명의 실시예 6에 의한 반도체 장치를 나타내는 CoSi 배선 상면도.Fig. 17 is a top view of a CoSi wiring diagram showing a semiconductor device according to the sixth embodiment of the present invention.
도 18은 본 발명의 실시예 7에 의한 반도체 장치를 나타내는 CoSi 배선 상면도.Fig. 18 is a top view of a CoSi wiring diagram showing a semiconductor device according to the seventh embodiment of the present invention.
도 19는 본 발명의 실시예 8에 의한 반도체 장치를 나타내는 CoSi 배선 상면도19 is a top view of a CoSi wiring diagram showing a semiconductor device according to Embodiment 8 of the present invention.
도 20은 종래의 CoSi2형성 순서도.20 is a conventional CoSi 2 formation flowchart.
도 21은 도 20의 CoSi2형성 순서도 중 표면 산화막 제거 후의 단면도.FIG. 21 is a cross-sectional view of the CoSi 2 forming flowchart of FIG. 20 after surface oxide film removal. FIG.
도 22는 도 20의 CoSi2형성 순서도 중 Co 스퍼터 후의 단면도.FIG. 22 is a cross-sectional view after Co sputtering in the flowchart of CoSi 2 formation in FIG. 20. FIG.
도 23은 도 20의 CoSi2형성 순서도 중 제1 램프 어닐링 후의 단면도.FIG. 23 is a cross-sectional view after the first lamp annealing of the CoSi 2 formation flow chart of FIG. 20. FIG.
도 24는 도 20의 CoSi2형성 순서도 중 Co 제거 후의 단면도.24 is a cross-sectional view after Co removal in the CoSi 2 formation flowchart of FIG. 20.
도 25는 도 20의 CoSi2형성 순서도 중 제2 램프 어닐링 후의 단면도.25 is a cross-sectional view after the second lamp annealing in the CoSi 2 formation flow chart of FIG. 20.
도 26은 종래의 Co 실리사이드막에 있어서 CoSi 응집시의 단면도.Fig. 26 is a sectional view of CoSi agglomeration in a conventional Co silicide film.
도 27은 종래의 Co 실리사이드 배선에 있어서 CoSi 응집시의 CoSi 배선 상면도.Fig. 27 is a top view of a CoSi wiring at the time of CoSi aggregation in a conventional Co silicide wiring.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 : Si 기판11: Si substrate
12 : 소자 분리부12: device isolation
13 : 게이트 프레이밍 산화막13: gate framing oxide
14 : 게이트 산화막14: gate oxide film
15 : 폴리실리콘의 게이트15: gate of polysilicon
16 : Co막(코발트막)16: Co film (cobalt film)
17 : CoxSiy(2x<y)막(Co 실리사이드막)17: Co x Si y (2x <y) film (Co silicide film)
18 : CoSi2막(Co 다이 실리사이드막)18: CoSi 2 film (Co die silicide film)
18a : CoSi2응집부18a: CoSi 2 aggregation
19 : Si막(실리콘막)19: Si film (silicon film)
20 : Si 선택 성장막20 Si selective growth film
21 : Co막(코발트막)21: Co film (cobalt film)
22 : CoSi 응집에 의해 형성된 보이드22: void formed by CoSi aggregation
23 : 보이드부에 형성된 CoxSiy(2x<y)막23: Co x Si y (2x <y) film formed in the void portion
24 : CoSi의 캡층24: cap layer of CoSi
25 : CoSi2배선25: CoSi 2 Wiring
26 : 선 폭이 넓은 CoSi2배선부26: CoSi 2 wiring part with wide wire width
27 : 각을 취한 배선 코너부27: wiring corner with angle
28 : R부를 붙인 배선 코너부28: wiring corner part with R part
29 : 코발트 실리사이드 배선 단선부29: cobalt silicide wiring break part
30 : 보이드부30: void part
31 : PN 접합면31: PN joint surface
32 : PN 접합 쇼트부32: PN junction short part
[실시예 1]Example 1
도 1은 본 발명의 실시예 1에 의한 코발트 실리사이드 형성 공정 순서를 나타낸다. 도 1에 있어서, 참조 번호 1은 표면 산화막 제거 공정, 참조 번호 2는 Co스퍼터 공정, 참조 번호 3은 제1 램프 어닐링(첫 번째의 램프 어닐링) 공정, 참조 번호 4는 Co 제거 공정, 참조 번호 4a는 Si 성막 공정, 참조 번호 5는 제2 램프 어닐링(두 번째의 램프 어닐링) 공정, 참조 번호 5a는 Si 제거 공정을 나타낸다.Figure 1 shows the cobalt silicide formation process sequence according to Example 1 of the present invention. In Fig. 1, reference numeral 1 denotes a surface oxide film removing process, reference numeral 2 denotes a Co sputtering process, reference numeral 3 denotes a first lamp annealing process (first lamp annealing), reference numeral 4 denotes a Co removal process, and reference numeral 4a. Is a Si film forming step, reference numeral 5 denotes a second lamp annealing (second lamp annealing) process, and reference numeral 5a denotes a Si removal process.
도 2는 공정 4a의 Si 성막 처리 후의 단면도를 나타내고, 도 3은 공정 5의 제2 램프 어닐링 처리 후의 단면도를 나타내고, 도 4는 공정 5a의 Si 제거 후의 단면도이다.FIG. 2: shows sectional drawing after the Si film-forming process of the process 4a, FIG. 3 shows sectional drawing after the 2nd lamp annealing process of the process 5, and FIG. 4 is sectional drawing after Si removal of the process 5a.
도 2 내지 도 4에 있어서, 참조 번호 11은 실리콘 기판(Si 기판), 참조 번호 12는 소자 분리부, 참조 번호 13은 게이트 프레이밍 산화막, 참조 번호 14는 게이트 산화막, 참조 번호 15는 폴리실리콘의 게이트, 참조 번호 17은 Co 실리사이드막 (CoxSiy(2x<y)막), 참조 번호 18은 Co 다이 실리사이드막(CoSi2막), 참조 번호 19는 실리콘막(Si막)을 나타낸다.2 to 4, reference numeral 11 denotes a silicon substrate (Si substrate), reference numeral 12 denotes an element isolation unit, reference numeral 13 denotes a gate framing oxide film, reference numeral 14 denotes a gate oxide film, and reference numeral 15 denotes a polysilicon gate. Reference numeral 17 denotes a Co silicide film (Co x Si y (2x <y) film), reference numeral 18 denotes a Co die silicide film (CoSi 2 film), and reference numeral 19 denotes a silicon film (Si film).
도 1의 코발트 실리사이드 형성 순서 중, 공정 4의 Co막 제거까지는 도 20에 도시한 종래의 형성 순서와 동일하지만, 공정 4의 Co막 제거 후, 공정 4a에서 다결정 실리콘이나 비정질 실리콘을 스퍼터법이나 CVD법에 의해 성막하여 Si막(19)을 형성하고, 공정 5의 제2 램프 어닐링에 의해 CoSi2막(18)을 형성한다.In the cobalt silicide formation procedure of FIG. 1, the removal of the Co film in Step 4 is the same as the conventional formation procedure shown in FIG. 20, but after removal of the Co film in Step 4, polycrystalline silicon or amorphous silicon is sputtered or CVD The film is formed by a method to form an Si film 19, and a CoSi 2 film 18 is formed by the second lamp annealing in Step 5.
이 때 CoxSiy(2x<y)는 기판(11)뿐만 아니라 CoxSiy(2x<y)막(17) 상의 Si와도 반응하기 때문에, 기판(11)의 깊이 방향으로의 반응은 억제된다.At this time, since Co x Si y (2x <y) reacts not only with the substrate 11 but also with Si on the Co x Si y (2x <y) film 17, the reaction in the depth direction of the substrate 11 is suppressed. do.
그 후, 공정 5a에서 미반응의 Si를 습식 처리나 건식 에칭에 의해 제거하고, 코발트 실리사이드 배선을 형성한다.Thereafter, in step 5a, unreacted Si is removed by wet treatment or dry etching to form cobalt silicide wiring.
이와 같이 CoxSiy(2x<y)를 CoxSiy(2x<y)막(17) 상의 Si와 반응시킴으로써, 주입 손상에 의한 결함이 많고 불균일하게 반응이 진행되기 쉬운 기판(11)과 CoxSiy(2x<y)와의 반응을 억제할 수 있기 때문에, Co 응집을 막고 PN 접합면과의 거리가 멀어지므로 PN 접합 내압도 열화하지 않는다. 또한, Co 세선 저항 상승 대책에 유효한 Co의 두께를 두껍게 하는 것도 가능해진다.By reacting Co x Si y (2x <y) with Si on the Co x Si y (2x <y) film 17 as described above, there are many defects due to injection damage and the substrate 11 is likely to react unevenly. Since the reaction with Co x Si y (2x <y) can be suppressed, Co coagulation is prevented and the distance to the PN junction surface becomes far, so that the PN junction internal pressure also does not deteriorate. Moreover, it becomes possible to thicken the thickness of Co effective for the countermeasure against Co thin wire | line resistance increase.
또, 상기에 있어서는 Co를 이용하는 예에 관해서 설명하였지만 Co 대신에 Ti를 이용하여도 마찬가지의 것을 말할 수 있다.In addition, in the above, although the example which uses Co was demonstrated, the same thing can be said even if Ti is used instead of Co.
[실시예 2]Example 2
도 5는 본 발명의 실시예 2에 의한 코발트 실리사이드 형성 공정의 순서를 나타낸다. 도 5에 있어서, 참조 번호 1은 표면 산화막 제거 공정, 참조 번호 2는 Co 스퍼터 공정, 참조 번호 3은 제1 램프 어닐링 공정, 참조 번호 4는 Co 제거 공정, 참조 번호 4b는 Si 선택 성장 공정, 참조 번호 5는 제2 램프 어닐링 공정을 나타낸다.5 shows a sequence of a cobalt silicide forming process according to Example 2 of the present invention. In Fig. 5, reference numeral 1 denotes a surface oxide film removing process, reference numeral 2 denotes a Co sputtering process, reference numeral 3 denotes a first lamp annealing process, reference numeral 4 denotes a Co removal process, reference numeral 4b denotes a Si selective growth process, and the like. Number 5 represents the second lamp annealing process.
도 6은 공정 4b의 Si 선택 성장 처리 후의 단면도를 나타내고, 도 7은 공정 5의 제2 램프 어닐링 처리 후의 단면도이다.FIG. 6: shows sectional drawing after the Si selective growth process of process 4b, and FIG. 7 is sectional drawing after the 2nd lamp annealing process of process 5. FIG.
도 6 내지 도 7에 있어서, 참조 번호 11은 Si 기판, 참조 번호 12는 소자 분리부, 참조 번호 13은 게이트 프레이밍 산화막, 참조 번호 14는 게이트 산화막, 참조 번호 15는 폴리실리콘막, 참조 번호 17은 CoxSiy(2x<y)막, 참조 번호 18은 CoSi2막, 참조 번호 20은 Si 선택 성장막을 나타낸다.6 to 7, reference numeral 11 denotes an Si substrate, reference numeral 12 denotes an element isolation unit, reference numeral 13 denotes a gate framing oxide film, reference numeral 14 denotes a gate oxide film, reference numeral 15 denotes a polysilicon film, and reference numeral 17 denotes a Co x Si y (2x < y) film, reference numeral 18 denotes a CoSi 2 film, and reference numeral 20 denotes a Si selective growth film.
도 5의 코발트 실리사이드 형성 순서 중, 공정 4의 Co 제거까지는 도 20에 도시한 종래의 형성 순서와 동일하지만, 공정 4의 Co 제거 후에는 공정 4b에서 CoxSiy(2x<y)막(17) 상에 Si를 선택 성장시켜 Si 선택 성장막(20)을 형성하고 공정 5의 제2 램프 어닐링으로써 CoSi2막(18)을 형성한다.In the cobalt silicide formation procedure of FIG. 5, the Co removal in Step 4 is the same as the conventional formation procedure shown in FIG. 20, but after Co removal in Step 4, the Co x Si y (2x <y) film 17 is removed in Step 4b. Si is selectively grown on the Si) to form the Si selective growth film 20, and the CoSi 2 film 18 is formed by the second lamp annealing of Step 5.
이 때 CoxSiy(2x<y)는 기판(11)뿐만 아니라 CoxSiy(2x<y)막(17) 상의 Si와도 반응하기 때문에, 기판(11)의 깊이 방향으로의 반응은 억제된다. 이와 같이 CoxSiy(2x<y)를 CoxSiy(2x<y)막(17) 상의 Si와 반응시킴으로써, 주입 손상에 의해 결함이 많고 불균일하게 반응이 진행되기 쉬운 기판(11)과 CoxSiy(2x<y)막(17)과의 반응을 억제할 수 있기 때문에, Co 응집을 막고 PN 접합면과의 거리가 멀어지므로 PN 접합 내압도 열화하지 않는다. 또한, Co 세선 저항 상승 대책에 유효한 Co의 두께를 두껍게 하는 것도 가능해진다.At this time, since Co x Si y (2x <y) reacts not only with the substrate 11 but also with Si on the Co x Si y (2x <y) film 17, the reaction in the depth direction of the substrate 11 is suppressed. do. By reacting Co x Si y (2x <y) with Si on the Co x Si y (2x <y) film 17 as described above, the substrate 11 is susceptible to defects due to injection damage, and the reaction is likely to proceed unevenly. Since the reaction with the Co x Si y (2x < y) film 17 can be suppressed, Co coagulation is prevented and the distance to the PN junction surface becomes far, so that the PN junction withstand voltage does not deteriorate. Moreover, it becomes possible to thicken the thickness of Co effective for the countermeasure against Co thin wire | line resistance increase.
[실시예 3]Example 3
도 8은 본 발명의 실시예 3에 의한 코발트 실리사이드 형성 공정 순서를 나타낸다. 도 8에 있어서, 참조 번호 1은 표면 산화막 제거 공정, 참조 번호 2는 Co 스퍼터 공정, 참조 번호 3은 제1 램프 어닐링 공정, 참조 번호 4는 Co 제거 공정, 참조 번호 4c는 Si 또는 Ge 주입 공정, 참조 번호 5는 제2 램프 어닐링 공정을 나타낸다.8 shows a cobalt silicide formation process sequence according to Example 3 of the present invention. In Fig. 8, reference numeral 1 denotes a surface oxide film removing process, reference numeral 2 denotes a Co sputtering process, reference numeral 3 denotes a first lamp annealing process, reference numeral 4 denotes a Co removal process, reference numeral 4c denotes a Si or Ge implantation process, Reference numeral 5 denotes a second lamp annealing process.
도 9는 공정 4c의 Si 또는 Ge 주입 처리 후의 단면도를 나타내고, 도 10은공정 5의 램프 어닐링 처리 후의 단면도이다.9 is a sectional view after the Si or Ge implantation treatment in step 4c, and FIG. 10 is a sectional view after the lamp annealing treatment in step 5. FIG.
도 9 내지 도 10에 있어서, 참조 번호 11은 Si 기판, 참조 번호 12는 소자 분리부, 참조 번호 13은 게이트 프레이밍 산화막, 참조 번호 14는 게이트 산화막, 참조 번호 15는 폴리실리콘의 게이트, 참조 번호 17은 CoxSiy(2x<y)막, 참조 번호 18은 CoSi2막을 나타낸다.9 to 10, reference numeral 11 denotes a Si substrate, reference numeral 12 denotes an element isolation unit, reference numeral 13 denotes a gate framing oxide film, reference numeral 14 denotes a gate oxide film, reference numeral 15 denotes a polysilicon gate, and reference numeral 17 Is a Co x Si y (2x <y) film, and reference numeral 18 represents a CoSi 2 film.
도 8의 코발트 실리사이드 형성 순서 중 공정 4의 Co 제거까지는 도 20에 도시한 종래의 형성 순서와 동일하지만, 공정 4의 Co 제거 후에는 공정 4c에서 Si 주입 혹은 Ge 주입을 행하여 CoxSiy(2x<y)막(17) 중 및 기판(11) 표면의 Si 농도를 높게 하거나, 혹은 Ge를 첨가한다.The removal of Co in Step 4 of the cobalt silicide formation procedure of FIG. 8 is the same as the conventional formation procedure shown in FIG. 20, but after Co removal in Step 4, Si injection or Ge injection is performed in Step 4c to obtain Co x Si y (2x <y) The Si concentration of the film 17 and the surface of the substrate 11 is made high, or Ge is added.
그리고, 공정 5의 제2 램프 어닐링으로써 CoSi2막(18)을 형성한다.Then, the CoSi 2 film 18 is formed by the second lamp annealing in Step 5.
이 때 CoxSiy(2x<y)는 CoxSiy(2x<y)막(17) 중의 주입된 Si 또는 Ge와 반응하고, 또한, 기판(11) 표면의 Si 농도도 높아져 있기 때문에, 혹은, Ge가 주입되어 있기 때문에, 기판(11)의 깊이 방향으로의 반응은 억제된다. 이와 같이 CoxSiy(2x<y)막(17) 중 및 기판(11) 표면의 Si 또는 Ge와 반응시킴으로써, 기판(11)과 CoxSiy(2x<y)막(17)과의 반응에 의해 코발트 실리사이드가 기판(11) 깊게 진입하는 것을 억제할 수 있기 때문에, Co 응집을 막고 PN 접합면과의 거리가 멀어지므로 PN 접합 내압도 열화하지 않는다. 또한, Co 세선 저항 상승 대책에 유효한 Co의 두께를 두껍게 하는 것도 가능해진다.At this time, Co x Si y (2x <y) reacts with the injected Si or Ge in the Co x Si y (2x <y) film 17, and since the Si concentration of the surface of the substrate 11 is also high, Or since Ge is inject | poured, reaction to the depth direction of the board | substrate 11 is suppressed. Thus, in the Co x Si y (2x <y) film 17 of, and substrate 11 by Si or Ge, and the reaction of the surface of the substrate 11 and the Co x Si y (2x <y) film 17 Since the cobalt silicide can be prevented from entering the substrate 11 deeply by the reaction, Co coagulation is prevented and the distance from the PN junction surface is increased so that the PN junction internal pressure is not deteriorated. Moreover, it becomes possible to thicken the thickness of Co effective for the countermeasure against Co thin wire | line resistance increase.
[실시예 4]Example 4
도 11은 본 발명의 실시예 4에 의한 코발트 실리사이드 형성 공정의 순서를 나타낸다. 도 11에 있어서, 참조 번호 1은 표면 산화막 제거 공정, 참조 번호 2는 Co 스퍼터 공정, 참조 번호 3은 제1 램프 어닐링 공정, 참조 번호 4는 Co 제거 공정, 참조 번호 5는 제2 램프 어닐링 공정, 참조 번호 6은 표면 산화막 제거 공정, 참조 번호 7은 Co 스퍼터 공정, 참조 번호 8은 다시 제1 램프 어닐링 공정, 참조 번호 9는 다시 Co 제거 공정, 참조 번호 10은 다시 제2 램프 어닐링 공정을 나타낸다.11 shows a sequence of a cobalt silicide forming process according to Example 4 of the present invention. In Fig. 11, reference numeral 1 denotes a surface oxide film removal process, reference numeral 2 denotes a Co sputtering process, reference numeral 3 denotes a first lamp annealing process, reference numeral 4 denotes a Co removal process, reference numeral 5 denotes a second lamp annealing process, Reference numeral 6 denotes a surface oxide film removing step, reference numeral 7 a Co sputtering step, reference numeral 8 again a first lamp annealing process, reference number 9 again a Co removal process, and reference number 10 again a second lamp annealing process.
도 12는 공정 7의 Co 스퍼터 처리 후의 단면도, 도 13은 공정 8의 제1 램프 어닐링 처리 후의 단면도, 도 14는 공정 9의 Co 제거 처리 후의 단면도, 도 15는 공정 10의 제2 램프 어닐링 처리 후의 단면도를 나타낸다.12 is a cross-sectional view after the Co sputtering treatment in Step 7, FIG. 13 is a cross-sectional view after the first lamp annealing treatment in Step 8, FIG. 14 is a cross-sectional view after the Co removal treatment in Step 9, and FIG. The cross section is shown.
도 12 내지 도 15에 있어서, 참조 번호 11은 Si 기판, 참조 번호 12는 소자 분리부, 참조 번호 13은 게이트 프레이밍 산화막, 참조 번호 14는 게이트 산화막, 참조 번호 15는 폴리실리콘의 게이트, 참조 번호 18은 CoSi2막, 참조 번호 21은 Co막, 참조 번호 22는 CoSi 응집에 의해 형성된 보이드, 참조 번호 23은 보이드부에 형성된 CoxSiy(2x<y)막을 나타낸다.12 to 15, reference numeral 11 denotes a Si substrate, reference numeral 12 denotes an element isolation unit, reference numeral 13 denotes a gate framing oxide film, reference numeral 14 denotes a gate oxide film, reference numeral 15 denotes a polysilicon gate, and reference numeral 18 A silver CoSi 2 film, reference numeral 21 denotes a Co film, reference numeral 22 denotes a void formed by CoSi aggregation, and reference numeral 23 denotes a Co x Si y (2x <y) film formed on the void portion.
도 11의 코발트 실리사이드 형성 순서 중, 공정 5의 제2 램프 어닐링까지는 도 20에 도시한 종래의 형성 순서와 동일하며, 그 후, 공정 7 내지 공정 10까지는 공정 2 내지 공정 5를 반복하는 형태로 동일하게 행한다.(표면 산화막 제거도 가능).Of the cobalt silicide formation procedure of FIG. 11, the second lamp annealing of step 5 is the same as the conventional formation procedure shown in FIG. 20, and then steps 7 to 10 are the same in the form of repeating steps 2 to 5. (The surface oxide film can also be removed.)
공정 5의 시점에서는 코발트 실리사이드의 응집보다, 도 12에 도시한 바와 같이 보이드부(22)와 같은 보이드가 생기는 경우가 있지만, 공정 7의 Co 스퍼터에 의해 보이드부(22)에도 Co막(21)이 성막되고, 공정 8에서 제1 램프 어닐링을 함으로써 보이드부(22)에도 새롭게 CoxSiy(2x<y)막(23)이 형성되고, 공정 9의 Co의 제거 및 공정 10의 제2 램프 어닐링을 함으로써 보이드가 없는 균일한 CoSi2막(18)을 형성할 수 있다. 이에 의해, Co 응집을 억제하여 세선 저항의 상승을 막을 수 있다.Although the void like the void part 22 may generate | occur | produce rather than the coagulation of cobalt silicide at the time of a process 5, the Co film 21 is also made to the void part 22 by Co sputtering of a process 7. The film is formed, and a Co x Si y (2x <y) film 23 is newly formed in the void portion 22 by performing the first lamp annealing in Step 8, and the Co removal in Step 9 and the second lamp in Step 10 are performed. By annealing, a void-free uniform CoSi 2 film 18 can be formed. Thereby, Co aggregation can be suppressed and the raise of a thin wire resistance can be prevented.
또, 상기한 각 실시예 1 내지 실시예 4에 있어서는 Co를 이용하는 예에 관해서 설명하였지만, Co 대신에 Ti를 이용하여도 마찬가지의 것을 말할 수 있다.In addition, although the example which uses Co was demonstrated in each said Example 1-Example 4, the same thing can be said even if Ti is used instead of Co.
[실시예 5]Example 5
도 16은 본 발명의 실시예 5에 의한 반도체 장치의 단면도이다. 도 16에 있어서, 참조 번호 11은 Si 기판, 참조 번호 12는 소자 분리부, 참조 번호 13은 게이트 프레이밍 산화막, 참조 번호 14는 게이트 산화막, 참조 번호 15는 폴리실리콘의 게이트, 참조 번호 18은 CoSi2막, 참조 번호 24는 CoSi2막의 캡층(HDP-SiO막, HDP-SiN막, SiN막)을 나타낸다.16 is a sectional view of a semiconductor device according to Embodiment 5 of the present invention. In Fig. 16, reference numeral 11 denotes a Si substrate, reference numeral 12 denotes an element isolation portion, reference numeral 13 denotes a gate framing oxide film, reference numeral 14 denotes a gate oxide film, reference numeral 15 denotes a polysilicon gate, and reference numeral 18 denotes CoSi 2. A film and reference numeral 24 denotes a cap layer (HDP-SiO film, HDP-SiN film, SiN film) of a CoSi 2 film.
도 16에 도시한 바와 같이 CoSi2막(18)의 형성 후에 캡층(24)으로서 치밀하고 밀착성이 높은 절연막인 HDP-SiO막, HDP-SiN막 혹은 SiN막을 성막함으로써, 그 후의 열 처리시에 CoSi2가 활동하는 것을 억제한다. 그 때문에, CoSi2가 응집하여보이드가 발생하는 것을 막고 세선 저항의 상승을 막을 수 있다.As shown in Fig. 16, after the formation of the CoSi 2 film 18, a HDP-SiO film, an HDP-SiN film, or a SiN film, which is a dense and high-adhesive insulating film, is formed as the cap layer 24 so that the CoSi can be subjected to subsequent heat treatment. Suppress 2 to be active. Therefore, CoSi 2 can be prevented from agglomerating and the rise of thin wire resistance can be prevented.
[실시예 6]Example 6
도 17은 본 발명의 실시예 6에 의한 반도체 장치의 CoSi2배선부의 상면도이다. 도 17에 있어서, 참조 번호 25는 CoSi2배선, 참조 번호 26은 일정 간격마다 설치한 선 폭이 넓은 CoSi2배선부를 나타낸다.Fig. 17 is a top view of the CoSi 2 wiring part of the semiconductor device according to the sixth embodiment of the present invention. In Fig. 17, reference numeral 25 denotes a CoSi 2 wiring, and reference numeral 26 denotes a CoSi 2 wiring portion having a wide line width provided at regular intervals.
또, CoSi2배선(25)의 폭이 넓은 부분(26)은, 배선 길이 1㎛ 이하마다 1개 설치하는 것이 바람직하다. 또한, 그 형상은 도시한 바와 같은 사각형에 한정되지 않고 다른 형의 돌기여도 좋다.Further, the wide portion 26, the width of the CoSi 2 wiring 25 is preferably provided for each wire length to one or less 1㎛. In addition, the shape is not limited to the rectangle as shown in the figure, but may be another type of projection.
도 17에 도시한 바와 같이 CoSi 배선(25)에 선 폭이 약간 넓은 배선부(26)를 일정 간격마다 설치함으로써, CoSi 응집이 일어났을 때에 배선부(26)의 부분으로부터 Co가 공급되기 때문에, 단선 및 보이드가 발생하기 어렵게 되고 세선 저항의 상승을 막을 수 있다.As shown in FIG. 17, since the wiring portion 26 having a slightly wider line width is provided in the CoSi wiring 25 at regular intervals, Co is supplied from the portion of the wiring portion 26 when CoSi aggregation occurs. Disconnection and voids are less likely to occur and the rise of thin wire resistance can be prevented.
[실시예 7]Example 7
도 18은 본 발명의 실시예 7에 의한 반도체 장치 CoSi2배선부의 코너부의 상면도이다. 도 18에 있어서, 참조 번호 25는 CoSi2배선, 참조 번호 27은 각을 취한 코너부(tapered corner)를 나타낸다.18 is a top view of a corner portion of a semiconductor device CoSi 2 wiring portion according to a seventh embodiment of the present invention. In Fig. 18, reference numeral 25 denotes a CoSi 2 wire, and reference numeral 27 denotes a tapered corner.
도 27에 도시한 바와 같이 CoSi2배선(25)의 코너부가 예를 들어 90도 등으로 굴곡되어 있으면 코너부는 Co의 공급이 불충분해지기 때문에 보이드가 발생하기쉽지만, 도 18에 도시한 바와 같이 코너부에 각을 취하면 CoSi 응집으로 인해 코너부에 발생하기 쉬운 보이드를 억제할 수 있고 세선 저항의 상승을 막을 수 있다.As shown in FIG. 27, when the corner portion of the CoSi 2 wiring 25 is bent at, for example, 90 degrees, the corner portion tends to cause voids due to insufficient supply of Co. However, as shown in FIG. By taking the angle to the part, it is possible to suppress the voids that are likely to occur in the corner part due to CoSi aggregation and prevent the rise of the thin wire resistance.
[실시예 8]Example 8
도 19는 본 발명의 실시예 8에 의한 반도체 장치 CoSi2배선부의 코너부의 상면도이다. 도 19에 있어서, 참조 번호 25는 CoSi2배선, 참조 번호 28은 R부를 붙인 코너부를 나타낸다.19 is a top view of a corner portion of a semiconductor device CoSi 2 wiring part according to the eighth embodiment of the present invention. In Fig. 19, reference numeral 25 denotes a CoSi 2 wiring, and reference numeral 28 denotes a corner portion with an R portion attached thereto.
도 27에 도시한 바와 같이 CoSi2배선(25)의 코너부가 90도 그 외의 각도로 구부러져 있으면, 코너부는 Co의 공급이 불충분해지기 때문에 보이드가 발생하기 쉽지만, 도 19에 도시한 바와 같이, 코너부에 R을 붙이므로써 CoSi 응집 때문에 코너부에 발생하기 쉬운 보이드를 억제할 수 있고 세선 저항의 상승을 막을 수 있다.As shown in FIG. 27, when the corner portion of the CoSi 2 wiring 25 is bent at an angle of 90 degrees or more, the corner portion tends to cause voids due to insufficient supply of Co. However, as shown in FIG. By attaching R to the part, it is possible to suppress voids that tend to occur at the corner part due to CoSi aggregation and to prevent the increase in thin wire resistance.
또, 상기한 실시예 5 내지 실시예 8에 대해서는, Co 실리사이드막을 예로 들어 설명하였지만, 이것은 금속으로서는 Co에 한정되지 않고, Ti, Mo, W 그 외의 금속을 이용한 금속 실리사이드막이어도 적용할 수 있다.In the above-described Examples 5 to 8, the Co silicide film is described as an example. However, this is not limited to Co as the metal, and may be applied to a metal silicide film using Ti, Mo, W or other metals.
본 발명에 따르면, 반도체 기판 상의 Co 실리사이드막 상에 실리콘막을 형성하여 가열을 함으로써 Co 실리사이드막을 다이 실리사이드화한다.According to the present invention, a Co silicide film is die silicided by forming and heating a silicon film on a Co silicide film on a semiconductor substrate.
이에 따라, 코발트 실리사이드의 응집에 의한 PN 접합 내압 열화 및 코발트 실리사이드의 세선 저항 상승을 막을 수 있다.As a result, it is possible to prevent the PN junction breakdown voltage degradation due to the cobalt silicide agglomeration and the increase in the fine wire resistance of the cobalt silicide.
본 발명에 따르면, 반도체 기판 상의 Co 실리사이드막 상으로부터 Si 또는Ge의 주입을 행하여 가열을 함으로써 Co 실리사이드막을 다이 실리사이드화한다.According to the present invention, the Co silicide film is die silicided by heating by injecting Si or Ge from the Co silicide film on the semiconductor substrate.
이에 따라, 코발트 실리사이드의 응집에 의한 PN 접합 내압 열화 및 코발트 실리사이드의 세선 저항 상승을 막을 수 있다.As a result, it is possible to prevent the PN junction breakdown voltage degradation due to the cobalt silicide agglomeration and the increase in the fine wire resistance of the cobalt silicide.
본 발명에 따르면, 반도체 기판 상에 Co 실리사이드막을 형성하여 가열하는 공정을 2회는 반복한다.According to the present invention, the process of forming and heating a Co silicide film on a semiconductor substrate is repeated twice.
이에 따라, 코발트 실리사이드의 응집에 의한 PN 접합 내압 열화 및 코발트 실리사이드의 세선 저항 상승을 막을 수 있다.As a result, it is possible to prevent the PN junction breakdown voltage degradation due to the cobalt silicide agglomeration and the increase in the fine wire resistance of the cobalt silicide.
본 발명에 따르면, 반도체 기판 상의 Co 실리사이드막을 다이 실리사이드화한 후, 이것을 피복하는 치밀한 절연막을 형성한다.According to the present invention, after the die silicide of the Co silicide film on the semiconductor substrate, a dense insulating film covering the Co silicide film is formed.
이에 따라, 코발트 실리사이드의 응집에 의한 PN 접합 내압 열화 및 코발트 실리사이드의 세선 저항 상승을 막을 수 있다.As a result, it is possible to prevent the PN junction breakdown voltage degradation due to the cobalt silicide agglomeration and the increase in the fine wire resistance of the cobalt silicide.
본 발명에 따르면, 반도체 장치의 금속 실리사이드 배선을 치밀한 절연막으로 피복한다.According to the present invention, the metal silicide wiring of the semiconductor device is covered with a dense insulating film.
이에 따라, 코발트 실리사이드의 응집에 의한 PN 접합 내압 열화 및 코발트 실리사이드의 세선 저항 상승을 막을 수 있다.As a result, it is possible to prevent the PN junction breakdown voltage degradation due to the cobalt silicide agglomeration and the increase in the fine wire resistance of the cobalt silicide.
본 발명에 따르면, 반도체 장치의 금속 실리사이드 배선에 소정의 간격을 두고 복수의 폭이 넓은 부분을 설치한다.According to the present invention, a plurality of wide portions are provided in the metal silicide wiring of the semiconductor device at predetermined intervals.
이에 따라, 코발트 실리사이드의 응집에 의한 PN 접합 내압 열화 및 코발트 실리사이드의 세선 저항 상승을 막을 수 있다.As a result, it is possible to prevent the PN junction breakdown voltage degradation due to the cobalt silicide agglomeration and the increase in the fine wire resistance of the cobalt silicide.
본 발명에 따르면, 반도체 장치의 금속 실리사이드 배선의 굴곡부를 테이퍼또는 아아르를 붙여 형성한다.According to the present invention, the bent portion of the metal silicide wiring of the semiconductor device is formed by tapering or arranging.
이에 따라, 코발트 실리사이드의 응집에 의한 PN 접합 내압 열화 및 코발트 실리사이드의 세선 저항 상승을 막을 수 있다.As a result, it is possible to prevent the PN junction breakdown voltage degradation due to the cobalt silicide agglomeration and the increase in the fine wire resistance of the cobalt silicide.
Claims (3)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37145399A JP2001189284A (en) | 1999-12-27 | 1999-12-27 | Semiconductor device and manufacturing method therefor |
| JP1999-371453 | 1999-12-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010060156A true KR20010060156A (en) | 2001-07-06 |
Family
ID=18498742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000061196A KR20010060156A (en) | 1999-12-27 | 2000-10-18 | Semiconductor device and method of manufacturing the same |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2001189284A (en) |
| KR (1) | KR20010060156A (en) |
| TW (1) | TW476107B (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003303273A1 (en) * | 2002-12-20 | 2004-07-14 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device and semiconductor device obtained with such a method |
| JP5653577B2 (en) * | 2007-08-31 | 2015-01-14 | アイメックＩｍｅｃ | Improved method of germanide growth and device obtained thereby |
| JP5547877B2 (en) * | 2008-05-23 | 2014-07-16 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283168A (en) * | 1994-04-15 | 1995-10-27 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| JPH08204187A (en) * | 1995-01-30 | 1996-08-09 | Nec Corp | Manufacture of semiconductor device |
| KR970054418A (en) * | 1995-12-29 | 1997-07-31 | 김주용 | Manufacturing method of MOS field effect transistor |
| KR980005665A (en) * | 1996-06-05 | 1998-03-30 | 김주용 | Manufacturing method of semiconductor device |
| KR19980084129A (en) * | 1997-05-21 | 1998-12-05 | 윤종용 | Ti silicide manufacturing method |
| KR20010084418A (en) * | 2000-02-25 | 2001-09-06 | 박종섭 | Method for fabricating of semiconductor device |
-
1999
- 1999-12-27 JP JP37145399A patent/JP2001189284A/en not_active Withdrawn
-
2000
- 2000-08-15 TW TW089116433A patent/TW476107B/en not_active IP Right Cessation
- 2000-10-18 KR KR1020000061196A patent/KR20010060156A/en not_active Application Discontinuation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07283168A (en) * | 1994-04-15 | 1995-10-27 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| JPH08204187A (en) * | 1995-01-30 | 1996-08-09 | Nec Corp | Manufacture of semiconductor device |
| KR970054418A (en) * | 1995-12-29 | 1997-07-31 | 김주용 | Manufacturing method of MOS field effect transistor |
| KR980005665A (en) * | 1996-06-05 | 1998-03-30 | 김주용 | Manufacturing method of semiconductor device |
| KR19980084129A (en) * | 1997-05-21 | 1998-12-05 | 윤종용 | Ti silicide manufacturing method |
| KR20010084418A (en) * | 2000-02-25 | 2001-09-06 | 박종섭 | Method for fabricating of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TW476107B (en) | 2002-02-11 |
| JP2001189284A (en) | 2001-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5688704A (en) | Integrated circuit fabrication | |
| JPH10173177A (en) | Manufacture of mis transistor | |
| US6359321B2 (en) | MIS transistor and method of fabricating the same | |
| US20020068408A1 (en) | Method of forming nickel silicide using a one-step rapid thermal anneal process and backend processing | |
| JP2000196071A (en) | Manufacture of semiconductor device, and the semiconductor device | |
| JP3009979B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20010060156A (en) | Semiconductor device and method of manufacturing the same | |
| JP4870873B2 (en) | Manufacturing method of semiconductor device | |
| KR100313089B1 (en) | Method for manufacturing semiconductor device | |
| JP3033518B2 (en) | Method for manufacturing semiconductor device | |
| KR100486649B1 (en) | Method for forming salicide of a semiconductor device | |
| KR100348310B1 (en) | method for manufacturing of semiconductor device | |
| KR20030013882A (en) | Method for manufacturing a silicide layer of semiconductor device | |
| KR100318275B1 (en) | Method of manufacture in semiconductor device | |
| KR100628214B1 (en) | method for manufacturing of semiconductor device | |
| KR100427535B1 (en) | Method of manufacturing a semiconductor device | |
| JP2008071914A (en) | Semiconductor device, and its manufacturing method | |
| JP3061118B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2636787B2 (en) | Method for manufacturing semiconductor device | |
| KR19980040641A (en) | Gate electrode formation method of semiconductor device | |
| KR20030044145A (en) | Method of manufacturing a semiconductor device | |
| JP2007201294A (en) | Method of manufacturing semiconductor device | |
| KR20000055922A (en) | Method of forming metal silicide layer in semiconductor device | |
| KR20020032740A (en) | method for manufacturing semiconductor device | |
| KR19990021360A (en) | Method of forming silicide film of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |