KR19980040641A

KR19980040641A - Gate electrode formation method of semiconductor device

Info

Publication number: KR19980040641A
Application number: KR1019960059865A
Authority: KR
Inventors: 이길광; 후지하라가즈유끼
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 1998-08-17

Abstract

반도체 장치의 게이트 전극 형성 방법에 관하여 개시한다. 본 발명에서는 활성 영역과 비활성 영역이 한정된 반도체 기판상에 게이트 산화막을 형성하는 단계와, 상기 결과물의 활성 영역상에 폴리실리콘으로 이루어지는 게이트 전극 패턴을 형성하는 단계와, 상기 결과물 표면에 열처리에 의하여 산화막을 형성하는 단계와, 상기 게이트 전극 패턴의 측벽에 절연 물질로 이루어지는 제1 스페이서를 형성하는 단계와, 상기 산화막중 노출된 부분을 습식으로 제거하는 단계와, 상기 결과물 전면에 Ti막을 형성하는 단계와, 상기 결과물을 열처리하여 상기 Ti막의 실리사이드화 반응을 일으키는 단계와, 상기 Ti막중 반응하지 않은 부분을 제거하는 단계와, 상기 제1 스페이서 및 그 상부의 이물질을 제거하는 단계와, 상기 게이트 전극 패턴의 측벽에 절연 물질로 이루어지는 제2 스페이서를 형성하는 단계를 포함한다. 본 발명에 의하면, 게이트 전극과 소오스/드레인 영역간의 단락을 방지할 수 있다.A method of forming a gate electrode of a semiconductor device is disclosed. In the present invention, forming a gate oxide film on a semiconductor substrate having a defined active region and an inactive region, forming a gate electrode pattern made of polysilicon on the active region of the resultant, and an oxide film by heat treatment on the resultant surface Forming a first spacer of an insulating material on a sidewall of the gate electrode pattern, wet removing an exposed portion of the oxide film, and forming a Ti film on the entire surface of the resultant material; Heat treating the resultant to cause a silicideation reaction of the Ti film, removing an unreacted portion of the Ti film, removing the first spacer and foreign substances thereon, and removing the gate electrode pattern. Forming a second spacer of an insulating material on the sidewalls; . According to the present invention, a short circuit between the gate electrode and the source / drain regions can be prevented.

Description

Gate electrode formation method of semiconductor device

본 발명은 반도체 장치의 게이트 전극 형성 방법에 관한 것으로, 특히 게이트 전극과 소오스/드레인 영역간의 단락을 방지할 수 있는 반도체 장치의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate electrode of a semiconductor device, and more particularly to a method for forming a gate electrode of a semiconductor device capable of preventing a short circuit between the gate electrode and a source / drain region.

반도체 장치가 고집적화, 고성능화됨에 따라 동작 속도가 빠른 디바이스에 대한 요구가 강해지고 있다. 종래에 폴리실리콘을 이용하여 형성하던 게이트 전극을 실리사이드(silicide)로 형성하여 게이트 라인의 면저항을 줄이고자 하고 있다. 반도체 제조 공정에서 사용되는 실리사이드는 크게 구분하면, 살리사이드(salicide), 폴리사이드(polycide), 콘택(contact)의 세 가지로 나누어진다. 그 중에서 살리사이드는 금속을 증착하고 열처리를 행하여 실리콘과 내화 금속을 반응시키고, 실리콘과 반응하여 실리사이드가 형성된 부분을 제외하고 나머지의 반응하지 않은 내화 금속은 화학 용액을 사용하여 스트립(strip)함으로써 형성된다. 따라서, 실리사이드는 폴리실리콘 영역과 활성 영역상에, 즉 실리콘이 노출된 부분에 형성된다. 이 경우에 주로 사용되는 내화 금속으로서는 Ti와 Co가 있다. Ti 실리사이드의 경우에는 실리콘이 확산체이고, Co 실리사이드의 경우에는 Co가 확산체이다.As semiconductor devices are becoming more integrated and higher in performance, demand for devices with faster operating speeds is increasing. The gate electrode, which has been conventionally formed using polysilicon, is formed of silicide to reduce the sheet resistance of the gate line. The silicides used in the semiconductor manufacturing process are roughly divided into three types: salicide, polycide, and contact. Among them, salicide is formed by depositing a metal and performing heat treatment to react silicon with a refractory metal, and the remaining unreacted refractory metal is formed by stripping with a chemical solution except for a portion where silicide is formed by reacting with silicon. do. Thus, silicide is formed on the polysilicon region and the active region, i.e. in the portion where silicon is exposed. Refractory metals mainly used in this case include Ti and Co. In the case of Ti silicide, silicon is a diffuser, and in the case of Co silicide, Co is a diffuser.

여기서, 종래 기술에 의하여 Ti 실리사이드를 이용하여 반도체 장치의 게이트 전극을 형성하는 방법을 개략적으로 설명하면 다음과 같다.Here, a method of forming a gate electrode of a semiconductor device using Ti silicide according to the related art will be described as follows.

도 1은 종래 기술에 의하여 형성된 반도체 장치의 게이트 전극을 도시한 단면도이다.1 is a cross-sectional view showing a gate electrode of a semiconductor device formed by the prior art.

도 1을 참조하면, 반도체 기판(1)의 활성 영역 상에 게이트 산화막(2) 및 폴리실리콘층(3)을 형성한다. 이어서, 상기 폴리실리콘층(2)의 측벽에 실리콘 질화막을 이용하여 스페이서(4)를 형성한다. 이어서, 상기 스페이서(4)를 마스크로 상기 반도체 기판(1)의 전면에 불순물을 이온 주입하여 소오스/드레인 영역(도시 생략)을 형성한다. 상기 결과물 전면에 Ti막을 형성한 후 급속 열처리(rapid thermal processing)를 실시하여 실리사이드화 반응이 일어나도록 한다. 그 후, 미반응된 Ti막을 제거하면, 상기 폴리실리콘층(2)의 상면과 소오스/드레인 영역의 상면에 Ti 실리사이드막(6)이 형성된다.Referring to FIG. 1, a gate oxide film 2 and a polysilicon layer 3 are formed on an active region of a semiconductor substrate 1. Subsequently, a spacer 4 is formed on the sidewall of the polysilicon layer 2 using a silicon nitride film. Subsequently, an impurity is implanted into the entire surface of the semiconductor substrate 1 using the spacer 4 as a mask to form a source / drain region (not shown). After the Ti film is formed on the entire surface of the resultant, rapid thermal processing is performed to allow the silicide reaction to occur. Thereafter, when the unreacted Ti film is removed, the Ti silicide film 6 is formed on the top surface of the polysilicon layer 2 and the top surface of the source / drain regions.

도 2는 도 1의 A 부분을 확대 도시한 도면이다.FIG. 2 is an enlarged view of a portion A of FIG. 1.

도 2를 참조하면, 상술한 바와 같은 종래 기술에 의하여 게이트 전극을 형성하는 경우에는, 실리사이드화 반응시에 실리콘의 확산에 의한 과도 성장이 이루어져서 폴리실리콘층(2) 위의 Ti 실리사이드막(6)과 소스/드레인 영역 위의 Ti 실리사이드막(6)이 스페이서(4) 부분에서 서로 접촉되는 경우가 발생하게 되고, 이와 같은 경우에는 게이트 전극과 소오스/드레인 영역 사이에 존재하는 스페이서상에서 전기적 단락이 발생하는 문제가 있다.Referring to FIG. 2, in the case of forming the gate electrode according to the conventional technique as described above, overgrowth due to diffusion of silicon occurs during the silicidation reaction, so that the Ti silicide film 6 on the polysilicon layer 2 is formed. And the Ti silicide layer 6 on the source / drain region are in contact with each other at the spacer 4 portion, in which case an electrical short occurs on the spacer between the gate electrode and the source / drain region. There is a problem.

따라서, 본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로서, 게이트 전극과 소오스/드레인 영역간의 단락을 방지할 수 있는 반도체 장치의 게이트 전극 형성 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method for forming a gate electrode of a semiconductor device, which can prevent the short circuit between the gate electrode and the source / drain region.

도 3 내지 도 10은 본 발명의 바람직한 실시예에 따라서 살리사이드 공정에 의하여 반도체 장치의 게이트 전극을 형성하는 방법을 설명하기 위한 단면도들이다.3 to 10 are cross-sectional views illustrating a method of forming a gate electrode of a semiconductor device by a salicide process according to a preferred embodiment of the present invention.

상기 목적을 달성하기 위하여 본 발명은, 활성 영역과 비활성 영역이 한정된 반도체 기판상에 게이트 산화막을 형성하는 단계와, 상기 결과물의 활성 영역상에 폴리실리콘으로 이루어지는 게이트 전극 패턴을 형성하는 단계와, 상기 결과물 표면에 열처리에 의하여 산화막을 형성하는 단계와, 상기 게이트 전극 패턴의 측벽에 절연 물질로 이루어지는 제1 스페이서를 형성하는 단계와, 상기 산화막중 노출된 부분을 습식으로 제거하는 단계와, 상기 결과물 전면에 Ti막을 형성하는 단계와, 상기 결과물을 열처리하여 상기 Ti막의 실리사이드화 반응을 일으키는 단계와, 상기 Ti막중 반응하지 않은 부분을 제거하는 단계와, 상기 제1 스페이서 및 그 상부의 이물질을 제거하는 단계와, 상기 게이트 전극 패턴의 측벽에 절연 물질로 이루어지는 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법을 제공한다.In order to achieve the above object, the present invention is to form a gate oxide film on a semiconductor substrate having a defined active region and an inactive region, forming a gate electrode pattern of polysilicon on the active region of the resultant, Forming an oxide film by heat treatment on the surface of the resultant, forming a first spacer made of an insulating material on the sidewall of the gate electrode pattern, and wet removing an exposed portion of the oxide film; Forming a Ti film on the substrate, heat treating the resultant to cause a silicide reaction of the Ti film, removing an unreacted portion of the Ti film, and removing foreign substances on the first spacer and the upper portion of the Ti film And a second spacer made of an insulating material on sidewalls of the gate electrode pattern. It provides a method for forming a gate electrode of a semiconductor device comprising the step of forming.

바람직하게는, 상기 제1 스페이서 및 그 상부의 이물질을 제거하는 단계는 인산 용액을 이용한 스트립에 의하여 행하고, 상기 제1 스페이서를 형성하는 단계 및 제2 스페이서를 형성하는 단계는 절연 물질로서 실리콘 질화막을 사용한다.Preferably, the removing of the first spacer and the foreign matter thereon is performed by using a strip using a phosphoric acid solution, and the forming of the first spacer and forming the second spacer may include a silicon nitride film as an insulating material. use.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3을 참조하면, 예를 들면 STI(Shallow Trench Isolation) 방법에 의하여 소자 분리 영역(12)을 형성함으로써 활성 영역와 비활성 영역이 한정된 반도체 기판(10)상에 게이트 산화막(14)을 약 50 ∼ 80Å의 두께로 성장시킨다.Referring to FIG. 3, the gate oxide film 14 is formed on the semiconductor substrate 10 in which the active region and the inactive region are defined by forming the isolation region 12 by, for example, a shallow trench isolation (STI) method. Grow to the thickness of.

도 4를 참조하면, 상기 결과물상에 폴리실리콘층을 약 2500 ∼ 3000Å의 두께로 증착한 후 사진 식각 공정을 진행하여 게이트 전극 패턴(16)을 형성한다. 그 후, 게이트 전극의 에지 부분에서의 신뢰성을 강화시키기 위하여 상기 결과물을 O₂분위기하에서 약 850 ∼ 900℃의 온도로 약 30분 동안 열처리함으로써 상기 결과물 표면에 산화막(20)을 형성한다.Referring to FIG. 4, a polysilicon layer is deposited on the resultant to a thickness of about 2500 to 3000 Pa and then a photolithography process is performed to form a gate electrode pattern 16. Thereafter, the oxide film 20 is formed on the surface of the resultant by heat-treating the resultant at a temperature of about 850 to 900 ° C. for about 30 minutes in an O ₂ atmosphere in order to enhance reliability at the edge portion of the gate electrode.

도 5를 참조하면, 상기 결과물 전면에 실리콘 질화막을 약 1000 ∼ 1500Å의 두께로 증착한 후 전면 에치백하여 상기 게이트 전극 패턴(16)의 측벽에 제1 스페이서(22)를 형성한다.Referring to FIG. 5, a silicon nitride film is deposited on the entire surface of the resultant to have a thickness of about 1000˜1500 Å and then etched back to form a first spacer 22 on the sidewall of the gate electrode pattern 16.

도 6을 참조하면, HF 용액을 사용하여 상기 결과물을 세정하여 노출된 산화막(20)을 습식으로 제거한 후, 결과물 전면에 Ti막(24)을 약 200 ∼ 500Å의 두께로 증착한다.Referring to FIG. 6, the resultant is cleaned using an HF solution to wetly remove the exposed oxide film 20, and then a Ti film 24 is deposited on the entire surface of the resultant to a thickness of about 200 to 500 kPa.

도 7을 참조하면, 상기 결과물을 N₂분위기하에서 약 620 ∼ 680℃의 온도로 열처리하여 실리사이드화 반응을 일으킨다. 그 결과, 상기 Ti막(24)중의 Ti가 실리콘 영역의 상부 즉 상기 게이트 전극 패턴(16)의 상부 및 반도체 기판(10)의 활성 영역의 상부에서만 선택적으로 실리콘과 반응하여 Ti 실리사이드층(26)을 형성한다.Referring to FIG. 7, the resultant is heat treated at a temperature of about 620 to 680 ° C. under an N ₂ atmosphere to generate a silicide reaction. As a result, Ti in the Ti film 24 selectively reacts with silicon only on the upper portion of the silicon region, that is, the upper portion of the gate electrode pattern 16 and the upper portion of the active region of the semiconductor substrate 10. To form.

도 8을 참조하면, 황산:과산화수소수 = 3:1인 용액을 사용하여 상기 결과물로부터 상기 Ti막(24)중 반응하지 않은 부분을 제거한다. 이 때, 상기 Ti 실리사이드층(26)의 형성시에 실리콘의 확산에 의한 과도 성장에 의하여 상기 제1 스페이서(22)상에도 Ti 실리사이드 잔류층(26A)이 존재하게 된다.Referring to FIG. 8, an unreacted portion of the Ti film 24 is removed from the resultant using a solution of sulfuric acid: hydrogen peroxide = 3: 1. At this time, when the Ti silicide layer 26 is formed, the Ti silicide residual layer 26A is also present on the first spacer 22 due to excessive growth due to diffusion of silicon.

도 9를 참조하면, 상기 제1 스페이서(22) 및 그 위에 형성된 이물질 즉 Ti 실리사이드 잔류층(26A)을 제거한다. 이를 위하여 인산 용액 내에 약 150 ∼ 300분 동안 침지하여 상기 제1 스페이서(22) 및 그 위에 형성된 Ti 실리사이드 잔류층(26A)을 스트립한다.Referring to FIG. 9, the first spacer 22 and the foreign material formed thereon, that is, the Ti silicide residual layer 26A, are removed. To this end, the first spacer 22 and the Ti silicide residual layer 26A formed thereon are stripped by immersion in the phosphoric acid solution for about 150 to 300 minutes.

도 10을 참조하면, 상기 결과물 전면에 실리콘 질화막을 CVD(Chemical Vapor Deposition) 방법에 의하여 증착하고 에치백하여 상부에 Ti 실리사이드층(26)이 형성된 게이트 전극 패턴(16)의 측벽에 제2 스페이서(32)를 형성한다.Referring to FIG. 10, a silicon nitride film is deposited on the entire surface of the resultant by CVD (Chemical Vapor Deposition) and etched back to form a second spacer on a sidewall of the gate electrode pattern 16 on which the Ti silicide layer 26 is formed. 32).

상기한 바와 같이, 본 발명의 바람직한 실시예에 따르면 살리사이드 공정에 의하여 반도체 장치의 게이트 전극을 형성할 때 게이트 전극과 소오스/드레인 영역 사이에서 단락을 유발하는 원인으로 작용하는 스페이서상의 Ti 실리사이드 잔류층을 스페이서와 함께 선택적으로 제거하고 다시 스페이서를 형성하므로, 게이트 전극과 소오스/드레인 영역간의 단락을 효과적으로 방지할 수 있다.As described above, according to a preferred embodiment of the present invention, when forming the gate electrode of the semiconductor device by the salicide process, the Ti silicide residual layer on the spacer which acts as a cause of short circuit between the gate electrode and the source / drain regions Is selectively removed together with the spacer and formed again, thereby effectively preventing a short circuit between the gate electrode and the source / drain region.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. Do.

Claims

Forming a gate oxide film on the semiconductor substrate having active and inactive regions defined therein;

Forming a gate electrode pattern made of polysilicon on the active region of the resultant;

Forming an oxide film on the surface of the resultant by heat treatment;

Forming a first spacer made of an insulating material on sidewalls of the gate electrode pattern;

Wet removing the exposed portion of the oxide film;

Forming a Ti film on the entire surface of the resultant,

Heat-treating the resultant to cause silicideation of the Ti film;

Removing the unreacted portion of the Ti film;

Removing the foreign material on the first spacer and the upper portion thereof;

And forming a second spacer made of an insulating material on sidewalls of the gate electrode pattern.

The method of claim 1, wherein the removing of the first spacer and the foreign matter on the upper portion of the first spacer is performed by using a strip using a phosphoric acid solution.

The method of claim 1, wherein forming the first spacer and forming the second spacer use a silicon nitride film as an insulating material.