KR100190060B1 - Silicide forming method - Google Patents
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Abstract
본 발명은 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 실리사이드를 형성하는 방법에 관하여 기재한다. 이는 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 트랜지스터의 게이트 전극의 측면에 스페이서를 형성하고 고농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 스페이서가 구비된 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층을 형성하는 단계와, 플라즈마 증착 공정에 의하여 상기 도전층상에 소정 두께의 질화물을 형성하는 단계와, 고온 분위기하에서 실리사이드화 반응을 수행하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 잔존하는 실리사이드를 열처리하는 단계로 이루어진다. 따라서 본 발명에 따르면, 게이트 전극 및 드레인 영역/소오스 영역을 통하여 실리콘과 접촉된 상태로 유지되어 있는 도전층의 고융점 금속이 실리사이드화 반응에 참여하기 전에 상기 도전층상에 질화물층을 형성시킴으로서 실리사이드의 형성 두께가 얇게 유지되는 것을 방지시키며 그 결과 저저항 특성을 갖는 실리사이드를 형성시킬 수 있을 뿐만 아니라 산화막에 대한 선택비를 개선시킬 수 있다.The present invention describes a method of forming silicide over a gate electrode and a source region / drain region of a transistor. This method comprises the steps of forming a gate electrode and a low concentration source region / drain region on a silicon substrate, forming a spacer on a side of the gate electrode of the transistor, and forming a high concentration source region / drain region, and the resultant having the spacer. Forming a conductive layer by depositing a high melting point metal to a predetermined thickness on the entire surface, forming a nitride having a predetermined thickness on the conductive layer by a plasma deposition process, and performing a silicide reaction under a high temperature atmosphere; Removing the remaining high melting point metal without participating in the silicidation reaction; and heat-treating the silicide remaining on the gate electrode and the source region / drain region of the transistor. Therefore, according to the present invention, the high melting point metal of the conductive layer, which is kept in contact with silicon through the gate electrode and the drain region / source region, forms a nitride layer on the conductive layer before participating in the silicide reaction. It is possible to prevent the formation thickness from being kept thin, and as a result, it is possible not only to form silicide having low resistance characteristics but also to improve the selectivity to the oxide film.
Description
본 발명은 실리사이드를 형성하기 위한 방법에 관한 것으로, 특히 낮은 저항값을 갖는 실리사이드를 실리사이드화 반응에 의하여 얻을 수 있을 뿐만 아니라 메탈 콘택홀 형성시 산화막의 선택비를 개선시킬 수 있는 실리사이드 형성 방법에 관한 것이다.The present invention relates to a method for forming a silicide, and more particularly, to a silicide forming method capable of obtaining not only silicide having a low resistance value by silicided reaction but also improving the selectivity of an oxide film when forming a metal contact hole. will be.
일반적으로, 반도체 장치의 집적도가 증가할수록 상대적으로 작은 크기를 갖는 개별 소자의 개수가 증가하게 되므로 이러한 복수개의 개별 소자들을 전기적으로 연결시키기 위한 금속 배선의 길이는 상대적으로 증가하는 반면에 선폭은 작아지고 또한 두께도 감소하게 되며 그 결과 집적회로 내에서 특히 게이트 배선과 소오스/드레인 영역에서 금속 배선의 면저항 증가로 인하여 신호 전달 시간이 지연되거나 또한 접촉 영역이 작아짐에 따라 접촉 저항이 증가함으로서 신호 전달 시간이 지연된다는 문제점을 야기시킨다.In general, as the degree of integration of a semiconductor device increases, the number of individual elements having a relatively small size increases, so that the length of the metal wiring for electrically connecting the plurality of individual elements increases relatively while the line width decreases. In addition, the thickness decreases. As a result, the signal transfer time is delayed due to an increase in the sheet resistance of the metal wiring in the integrated circuit, especially in the gate wiring and source / drain regions, or as the contact resistance increases as the contact region decreases. It causes the problem of delay.
상기된 바와 같이 반도체 장치의 집적도 증가에 따른 금속배선의 면저항 및 접촉저항이 증가하는 문제를 해결하기 위하여 금속 배선에 사용되는 재료를 티타늄(Ti), 탄탈늄(Ta) 또는 텅스텐(W)과 같은 고융점 금속과 실리콘의 복합물로 이루어진 실리사이드로 대체시키는 방안이 제안되었고 이러한 실리사이드를 반도체 장치의 집적 회로내에서 배선시키기 위하여 살리사이드(salicide: self aligned silicide) 공정이 널리 사용되며, 이러한 살리사이드 공정은 실리콘 기판상에 형성된 게이트 전극 및 소오스 영역/드레인 영역의 상부에 고융점 금속을 증착시킨 후 고온 분위기하에서 상기 게이트 전극 및 소오스 영역/드레인 영역을 구성하는 실리콘과 고융점 금속의 반응에 의해서 실리사이드를 형성하는 공정이다.As described above, in order to solve the problem of increasing the sheet resistance and contact resistance of the metal wiring according to the increase in the degree of integration of the semiconductor device, a material used for the metal wiring such as titanium (Ti), tantalum (Ta), or tungsten (W) is used. A method of replacing silicides composed of a composite of a high melting point metal and silicon has been proposed, and a salicide (self aligned silicide) process is widely used to wire the silicide in an integrated circuit of a semiconductor device. After depositing a high melting point metal on the gate electrode and the source / drain regions formed on the silicon substrate, silicide is formed by the reaction between the silicon and the high melting point metal constituting the gate electrode and the source / drain regions under a high temperature atmosphere. It is a process to do it.
여기에서, 도 1 내지 도 3을 참조하여 종래 실시예에 따른 살리사이드 공정에 의하여 실리사이드를 형성하는 방법을 설명하면 다음과 같다.Herein, referring to FIGS. 1 to 3, a method of forming a silicide by a salicide process according to a conventional embodiment will be described.
즉, 살리사이드 공정에 의한 실리사이드 형성 방법은 실리콘 기판(110)상에 게이트 전극(130) 및 소오스 영역/드레인 영역(111)으로 이루어진 트랜지스터를 형성하는 단계와, 상기 트랜지스터를 구성하는 게이트 전극(130)의 측면에 스페이서(140)를 형성함과 동시에 소오스 영역 및 드레인 영역을 노출시키는 단계와, 결과물 전면에 고융점 금속을 증착시켜서 도전층(150)을 형성하는 단계와, 고온 분위기하의 실리사이드화 반응에 의하여 실리사이드(160)를 형성하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계로 이루어진다.That is, the method of forming a silicide by a salicide process includes forming a transistor including a gate electrode 130 and a source region / drain region 111 on a silicon substrate 110, and forming a gate electrode 130 constituting the transistor. Forming a spacer 140 on the side of the substrate and simultaneously exposing the source region and the drain region, depositing a high melting point metal on the entire surface of the resultant to form the conductive layer 150, and suicide reaction under a high temperature atmosphere. Forming a silicide 160 and removing the remaining high melting point metal without participating in the silicidation reaction.
이때, 상기 실리사이드(160)를 상기 트랜지스터의 게이트 전극(130) 및 소오스 영역/드레인 영역(111)상에 형성시키기 위하여 수행되는 열처리는 N2또는 NH3와 같은 질소 분위기하에서 수행되며 그 결과 고온 분위기하에서 상기 트랜지스터의 게이트 전극(130) 및 소오스 영역/드레인 영역(111)을 구성하고 있는 실리콘과 고융점 금속의 실리사이드화 반응이 수행됨과 동시에 상기 고융점 금속과 질소 이온과의 질화 반응이 수행되므로 상기 실리사이드화 반응에 의하여 형성되는 실리사이드의 형성 두께가 상대적으로 얇게 유지되고 그 결과 실리사이드(160)의 낮은 저항값을 얻기가 어렵게 될 뿐만 아니라 상기 소오스 영역/드레인 영역(111)상에 형성되는 실리사이드(160)의 형성 두께가 상기 게이트 전극(130)상에 형성되는 실리사이드(160)의 형성 두께보다 얇게 유지되어서 후속 공정에 의하여 메탈 콘택홀을 형성시킬 때 산화막과의 선택비가 불리하게 된다는 문제점이 야기된다.At this time, the heat treatment performed to form the silicide 160 on the gate electrode 130 and the source region / drain region 111 of the transistor is performed under a nitrogen atmosphere such as N 2 or NH 3 , resulting in a high temperature atmosphere. The silicidation reaction of silicon and the high melting point metal constituting the gate electrode 130 and the source region / drain region 111 of the transistor is performed at the same time, and the nitriding reaction of the high melting point metal and nitrogen ions is performed. The formation thickness of the silicide formed by the silicideation reaction is kept relatively thin, and as a result, it is difficult to obtain a low resistance value of the silicide 160 as well as the silicide 160 formed on the source region / drain region 111. ) Is thinner than the thickness of the silicide 160 formed on the gate electrode 130. Be held is caused a problem that the selection ratio of the oxide film and disadvantages In the formation of the metal contact holes by the subsequent process.
상기된 바와 같은 종래의 문제점을 해소시키기 위하여 본 발명이 이루고자 하는 기술적 과제는 고온 분위기하에서 금속과 실리콘이 반응하는 실리사이드화 반응이 수행될 때 상기 금속과 질소가 반응하여 질화물이 형성되는 질화 반응이 수행되는 것을 방지시키기 위하여 금속을 증착시킨 후 열처리 공정을 수행하기 전에 상기 증착된 금속을 NH3조성에 의한 플라즈마 처리 공정을 수행함으로서 충분한 두께를 갖는 실리사이드를 형성하여 충분히 낮은 저항값을 얻을 수 있을 뿐만 아니라 메탈 콘택홀 형성시 산화막의 선택비를 개선시킬 수 있는 실리사이드 형성 방법을 제공하는 데 있다.Technical problem to be solved by the present invention in order to solve the above problems as described above is carried out a nitriding reaction in which the metal and nitrogen reacts to form a nitride when the silicidation reaction of the metal and silicon reacts in a high temperature atmosphere is performed In order to prevent the metal from being deposited, before the heat treatment process is performed, the deposited metal may be subjected to a plasma treatment process using NH 3 composition to form a silicide having a sufficient thickness to obtain a sufficiently low resistance value. It is to provide a silicide formation method that can improve the selectivity of the oxide film when forming a metal contact hole.
도 1 내지 도 3은 종래 실시예에 따라서 실리사이드를 형성하는 방법을 순차적으로 도시한 단면도.1 to 3 are cross-sectional views sequentially illustrating a method of forming silicide according to a conventional embodiment.
도 4 내지 도 7은 본 발명에 따라서 실리사이드를 형성하는 방법을 순차적으로 도시한 단면도.4 to 7 are cross-sectional views sequentially illustrating a method of forming silicide according to the present invention.
〈 도면의 주요 부분에 대한 부호 설명〉<Explanation of the Signs of Main Parts of the Drawings>
410. 실리콘 기판 411. 소오스 영역/드레인 영역410. Silicon substrate. 411. Source / drain regions.
430. 게이트 전극 440. 스페이서430. Gate Electrode 440. Spacer
450. 도전층 460. 질화물층450. Conductive layer 460. Nitride layer
470. 실리사이드470.Silicides
상기된 기술적 과제를 달성하기 위하여 본 발명은, 실리콘 기판상에 게이트 전극 및 저농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 트랜지스터의 게이트 전극의 측면에 스페이서를 형성하고 고농도 소오스 영역/드레인 영역을 형성하는 단계와, 상기 스페이서가 구비된 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층을 형성하는 단계와, 플라즈마 증착 공정에 의하여 상기 도전층상에 소정 두께의 질화물을 형성하는 단계와, 고온 분위기하에서 실리사이드화 반응을 수행하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 상기 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 잔존하는 실리사이드를 열처리하는 단계로 이루어진 것을 특징으로 하는 실리사이드 형성 방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a gate electrode and a low concentration source region / drain region on a silicon substrate, forming a spacer on a side of the gate electrode of the transistor, and forming a high concentration source region / drain region. Forming a conductive layer by depositing a high melting point metal to a predetermined thickness on the entire surface of the resultant product having the spacers, forming a nitride having a predetermined thickness on the conductive layer by a plasma deposition process, and Performing a silicidation reaction in an atmosphere, removing the remaining high melting point metal without participating in the silicidation reaction, and heat-treating the silicide remaining on the gate electrode and the source region / drain region of the transistor. Silicide type, characterized in that There is provided a method.
본 발명의 일실시예에 따르면, 상기 고융점 금속상에 형성되는 질화물은 NH3분위기하의 플라즈마에 의해서 형성되며 이러한 질화물의 형성 두께는 약 50Å 미만으로 유지되는 것을 특징으로 한다.According to one embodiment of the present invention, the nitride formed on the high melting point metal is formed by plasma in an NH 3 atmosphere, characterized in that the formation thickness of the nitride is maintained below about 50 kPa.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings illustrating a preferred embodiment of the present invention.
도 4 내지 도 7은 본 발명의 실시예에 따라서 트랜지스터의 게이트 전극 및 소오스 영역/드레인 영역 상부에 실리사이드를 형성하는 방법을 순차적으로 도시한 단면도이다.4 through 7 are cross-sectional views sequentially illustrating a method of forming silicide on a gate electrode and a source region / drain region of a transistor according to an exemplary embodiment of the present invention.
즉, 본 발명의 실시예에 따른 실리사이드 형성 방법은 실리콘 기판(410)상에 게이트 전극(430) 및 저농도 소오스 영역/드레인 영역(411a)을 형성하는 단계와, 상기 트랜지스터의 게이트 전극(430)의 측면에 스페이서(440)를 형성하고 고농도 소오스 영역/드레인 영역(411)을 형성하는 단계와, 상기 스페이서(440)가 구비된 결과물 전면에 고융점 금속을 소정 두께로 증착시켜서 도전층(450)을 형성하는 단계와, 플라즈마 증착 공정에 의하여 상기 도전층(450)상에 소정 두께의 질화물층(460)을 형성하는 단계와, 고온 분위기하의 실리사이드화 반응에 의하여 실리사이드(470)를 형성하는 단계와, 상기 실리사이드화 반응에 참여하지 않고 잔존하는 고융점 금속을 제거하는 단계와, 그리고 상기 트랜지스터의 게이트 전극(430) 및 소오스 영역/드레인 영역(411) 상부에 잔존하는 실리사이드(470)를 열처리하는 단계로 이루어진다.In other words, the method of forming a silicide according to an embodiment of the present invention includes forming a gate electrode 430 and a low concentration source region / drain region 411a on a silicon substrate 410, and forming a gate electrode 430 of the transistor. Forming a spacer 440 on the side surface and forming a high concentration source region / drain region 411, and depositing a high melting point metal to a predetermined thickness on the entire surface of the resultant product provided with the spacer 440 to form a conductive layer 450. Forming a nitride layer, forming a nitride layer 460 having a predetermined thickness on the conductive layer 450 by a plasma deposition process, forming a silicide 470 by a silicide reaction under a high temperature atmosphere, Removing the remaining high melting point metal without participating in the silicidation reaction, and remaining on the gate electrode 430 and the source / drain regions 411 of the transistor; Consists of heat treating the silicide 470.
먼저, 실리콘 기판(410)상에 게이트 전극(430) 및 저농도 소오스 영역/드레인 영역(411)과 스페이서(440)가 형성되어 있는 것을 도시한 도 1을 참조하면, 실리콘 기판(410)의 표면상에 열산화 공정에 의하여 약 100Å 내지 300Å 정도의 두께로 유지되는 패드 산화막(도시되어 있지 않음)을 형성시킨 후 상기 패드 산화막상에 화학 기상 증착(CVD) 공정과 같은 증착 공정에 의하여 실리콘 질화물(SiN)을 약 500Å 내지 2000Å 정도로 증착시켜서 질화물층(도시되어 있지 않음)을 형성시킨다.First, referring to FIG. 1, in which a gate electrode 430, a low concentration source region / drain region 411, and a spacer 440 are formed on a silicon substrate 410, a surface of the silicon substrate 410 is formed. After forming a pad oxide film (not shown), which is maintained at a thickness of about 100 kPa to 300 kPa by a thermal oxidation process, silicon nitride (SiN) is deposited on the pad oxide film by a deposition process such as chemical vapor deposition (CVD). ) Is deposited to about 500 kPa to 2000 kPa to form a nitride layer (not shown).
이 후에, 상기 질화물층상에 포토 레지스트(PR)를 스핀 코팅에 의하여 소정 두께로 도포시켜서 감광층을 형성시키고 상기 감광층을 노광 및 현상시켜서 소정 형상으로 패터닝시키고 또한 상기 감광층의 패턴을 식각 마스크로 하여서 건식 식각 공정 또는 습식 식각 공정에 의하여 상기 질화물층 및 패드 산화막의 일부를 제거함으로서 상기 실리콘 기판(410)의 일부를 노출시킨다.Thereafter, photoresist (PR) is coated on the nitride layer to a predetermined thickness by spin coating to form a photosensitive layer, and the photosensitive layer is exposed and developed to be patterned into a predetermined shape, and the pattern of the photosensitive layer is used as an etching mask. Thus, a portion of the silicon substrate 410 is exposed by removing a portion of the nitride layer and the pad oxide layer by a dry etching process or a wet etching process.
이때, 상기 질화물층 및 패드 산화막의 패턴을 통하여 노출된 상기 실리콘 기판(410)의 일부에 국부 산화 공정(LOCOS) 또는 트렌치를 이용한 소자 분리 영역 형성 공정에 의하여 비활성 영역으로 작용하는 소정 선폭 크기의 소자 분리 영역(도시되어 있지 않음)을 형성시킨 후 상기 실리콘 기판(410)상에 잔존하는 질화물층 및 패드 산화막을 제거하며 이러한 소자 분리 영역에 의하여 상기 실리콘 기판상에 활성 영역의 크기가 한정된다.In this case, a device having a predetermined line width that functions as an inactive region by a local oxidation process (LOCOS) or a device isolation region forming process using a trench in a portion of the silicon substrate 410 exposed through the pattern of the nitride layer and the pad oxide layer. After forming an isolation region (not shown), the nitride layer and the pad oxide layer remaining on the silicon substrate 410 are removed, and the size of the active region is defined on the silicon substrate by the device isolation region.
또한, 상기 실리콘 기판(410)상의 활성 영역상에 열산화 공정에 의하여 형성되는 산화막으로 이루어진 게이트 절연막(420) 및 폴리 실리콘과 같이 불순물이 도핑된 실리콘으로 이루어진 게이트 전극용 도전층을 순차적으로 형성시키며 이 후에 사진 식각 공정에 의하여 형성된 마스크를 사용하여서 건식 식각 공정에 의하여 상기 게이트 전극용 도전층의 일부 및 상기 게이트 절연막(420)의 일부를 제거함으로서 상기 게이트 절연막(420)의 소정 영역상에 소정의 선폭 크기를 갖는 게이트 전극(430)을 형성하고 이어서, 상기 게이트 전극(430)을 이온 주입 마스크로하여 저농도의 불순물을 실리콘 기판(410)에 주입시킴으로서 저농도 소오스/드레인 영역(411)을 형성한다.In addition, a gate insulating film 420 made of an oxide film formed by a thermal oxidation process and a conductive layer for a gate electrode made of silicon doped with impurities such as polysilicon are sequentially formed on the active region on the silicon substrate 410. Subsequently, a portion of the conductive layer for the gate electrode and a portion of the gate insulating layer 420 are removed by a dry etching process using a mask formed by a photolithography process, thereby removing a predetermined region on a predetermined region of the gate insulating layer 420. A gate electrode 430 having a line width is formed, and then a low concentration source / drain region 411 is formed by injecting a low concentration of impurities into the silicon substrate 410 using the gate electrode 430 as an ion implantation mask.
한편, 상기된 바와 같이, 게이트 전극(430)이 형성된 실리콘 기판(410)의 전면에 실리콘 산화물과 같은 절연 물질을 화학 기상 증착(CVD) 공정에 의하여 소정 두께로 증착시켜서 절연층을 형성시킨 후, 사진 식각 공정에 의하여 형성된 마스크를 사용하여 이방성 식각 특성이 양호한 건식 식각 공정에 의하여 상기 절연층을 에칭시키며 그 결과 상기 게이트 전극(430)의 측벽에 소정의 선폭 두께를 갖는 스페이서(440)를 형성한다.Meanwhile, as described above, an insulating material such as silicon oxide is deposited on the entire surface of the silicon substrate 410 on which the gate electrode 430 is formed to a predetermined thickness by a chemical vapor deposition (CVD) process to form an insulating layer. The insulating layer is etched by a dry etching process having good anisotropic etching characteristics using a mask formed by a photolithography process, and as a result, a spacer 440 having a predetermined line width is formed on the sidewall of the gate electrode 430. .
또한, 실리콘 기판(410)의 전면에 도전층(450)이 형성되어 있는 것을 도시한 도 5를 참조하면, 상기 게이트 전극(430) 특히 상기 스페이서(440)를 이온 주입 마스크로하여 노출된 실리콘 기판(410) 즉 상기 저농도 소오스 영역/드레인 영역(411a)에 고농도의 불순물을 주입함으로써 상기 게이트 전극(430) 에지 영역의 하단에 상기된 바와 같은 저농도 소오스 영역/드레인 영역(411a)을 가지면서 고농도로 도핑된 소오스/드레인 영역(411)을 형성한다.Referring to FIG. 5, in which the conductive layer 450 is formed on the entire surface of the silicon substrate 410, the silicon substrate exposed using the gate electrode 430, in particular, the spacer 440 as an ion implantation mask. 410, that is, by injecting a high concentration of impurities into the low concentration source region / drain region 411a to have a low concentration source region / drain region 411a as described above at the bottom of the edge region of the gate electrode 430. Doped source / drain regions 411 are formed.
이 후에, 상기 게이트 전극(430)의 측면에 스페이서(440)가 형성된 결과물 전면에 고융점 금속을 스퍼터링 증착 공정 또는 물리 기상 증착 공정과 같은 진공 증착 공정에 의하여 소정 두께로 증착시킴으로서 도전층(450)을 형성시키며 여기에서, 상기 고융점 금속은 티타늄(Ti), 코발트(Co), 탄탈늄(Ta) 또는 몰리브데늄(Mo) 중에서 선택된 어느 하나의 성분으로 이루어지고 바람직하게는 티타늄(Ti) 성분으로 이루어지며 또한 상기 도전층(450)을 구성하는 고융점 금속은 은 상기 게이트 전극(430) 및 소오스 영역/드레인 영역(411)을 통하여 실리콘과 접촉된 상태로 유지된다.Thereafter, the conductive layer 450 is deposited by depositing a high melting point metal to a predetermined thickness by a vacuum deposition process such as a sputtering deposition process or a physical vapor deposition process on the entire surface of the resultant spacer 440 formed on the side of the gate electrode 430. Wherein the high melting point metal is made of any one component selected from titanium (Ti), cobalt (Co), tantalum (Ta) or molybdenum (Mo), and preferably a titanium (Ti) component. The high melting point metal constituting the conductive layer 450 is in contact with silicon through the gate electrode 430 and the source region / drain region 411.
상기 도전층(450)상에 질화물이 소정 두께로 증착되어 있는 것을 도시한 도 6을 참조하면, 상기된 바와 같이 도전층(450)이 형성된 결과물상에 암모니아(NH3)와 같은 질소 분위기하에서 플라즈마 증착 공정과 같은 진공 증착 공정에 의하여 질화물을 소정 두께 예를 들면 약 20Å 내지 100Å 정도의 두께 바람직하게는 약 50Å 정도의 두께로 증착시킴으로서 질화물층(460)을 형성시키며 이러한 질화물층(460)은 상기 고융점 금속과 질소의 화학적 반응에 의하여 형성되는 조성으로 이루어져 있으므로 본 발명의 바람직한 일실시예에 따르면 상기 질화물층(460)은 티타늄 질화물(TiN)로 이루어져 있고 이러한 질화물층(460)은 이 후의 고온 분위기하의 실리사이드화 반응이 수행되는 동안에 상기 도전층(450)을 구성하는 고융점 금속과 질소와의 화학적 반응이 진행하는 것을 차단한다.Referring to FIG. 6, in which nitride is deposited on the conductive layer 450 to a predetermined thickness, the plasma is formed under a nitrogen atmosphere such as ammonia (NH 3 ) on the resultant product on which the conductive layer 450 is formed as described above. The nitride layer 460 is formed by depositing nitride to a predetermined thickness, for example, a thickness of about 20 kPa to about 100 kPa, preferably about 50 kPa by a vacuum deposition process such as a deposition process. According to a preferred embodiment of the present invention, the nitride layer 460 is made of titanium nitride (TiN), and thus the nitride layer 460 is formed at a high temperature. While the silicidation reaction is carried out in an atmosphere, the chemical reaction between the high melting point metal and the nitrogen constituting the conductive layer 450 proceeds. The blocks.
한편, 실리사이드(470)가 형성되어 있는 것을 도시한 도 7을 참조하면, 상기된 바와 같이, 도전층(450)상에 질화물층(460)이 형성되어 있는 결과물상에 약 550℃ 내지 700℃ 정도의 온도하에서 급속 열처리시키는 RTA(rapid thermal process)에 의하여 금속과 실리콘의 화합물이 형성되는 실리사이드화 반응이 일어나며 그 결과 상기 도전층(450)에 대하여 표면 접촉 상태에 있는 노출된 소오스 영역/드레인 영역(411) 및 상기 게이트 전극(430)을 구성하는 실리콘과 상기 도전층(450)을 구성하는 고융점 금속이 반응하여서 실리사이드(470)를 형성시킨다.Meanwhile, referring to FIG. 7 showing that the silicide 470 is formed, as described above, about 550 ° C to 700 ° C on the resultant in which the nitride layer 460 is formed on the conductive layer 450. A silicided reaction in which a compound of metal and silicon is formed by a rapid thermal process (RTA) under rapid temperature treatment results in an exposed source / drain region in surface contact with the conductive layer 450. 411 and the silicon constituting the gate electrode 430 and the high melting point metal constituting the conductive layer 450 react to form the silicide 470.
이 후에, 상기 실리사이드화 반응에 참여하지 않고 상기 실리콘 기판(410) 상부에 잔존하는 도전층(450)의 일부를 황산/과수/탈이온수로 이루어진 혼합 용액에 의해서 제거하여 상기 실리콘 기판(410)상에서 고융점 금속을 완전히 제거하고 또한 상기 게이트 전극(430) 및 소오스 영역/드레인 영역(411)상에 형성된 실리사이드(470)의 저저항 특성을 향상시키기 위하여 약 800℃ 내지 900℃ 정도의 온도하에서 열처리를 수행함으로서 상기 실리사이드(470)의 상변환을 발생시킨다.Subsequently, a portion of the conductive layer 450 remaining on the silicon substrate 410 without participating in the silicidation reaction is removed by a mixed solution of sulfuric acid / fruit water / deionized water on the silicon substrate 410. In order to completely remove the high melting point metal and to improve the low resistance characteristics of the silicide 470 formed on the gate electrode 430 and the source region / drain region 411, heat treatment may be performed at a temperature of about 800 ° C. to 900 ° C. By performing the phase conversion of the silicide 470.
이때, 상기된 바와 같이 고온 분위기하의 실리사이드화 반응이 수행되는 동안에 상기 질화물층(460)에 의하여 상기 도전층(450)을 구성하는 고융점 금속과 분위기 가스로 작용하는 질소와의 화학적 반응이 차단됨으로서 형성되는 실리사이드(470)의 형성 두께가 상대적으로 얇아지는 것을 방지시킨다.In this case, as described above, the chemical reaction between the high melting point metal constituting the conductive layer 450 and nitrogen acting as an atmospheric gas is blocked by the nitride layer 460 while the silicide reaction in a high temperature atmosphere is performed. The formation thickness of the silicide 470 to be formed is prevented from becoming relatively thin.
이상, 상기 내용은 본 발명의 바람직한 일실시예를 첨부 도면을 참조하여 단지 예시한 것으로 본 발명이 속하는 분야의 당업자는 첨부된 청구 범위에 기재된 발명의 요지 및 사상을 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.The foregoing is merely illustrative of a preferred embodiment of the present invention with reference to the accompanying drawings, those skilled in the art to which the present invention pertains without departing from the spirit and spirit of the invention described in the appended claims. Modifications and changes can be made.
따라서, 본 발명에 따르면, 게이트 전극 및 드레인 영역/소오스 영역을 통하여 실리콘과 접촉된 상태로 유지되어 있는 도전층의 고융점 금속이 실리사이드화 반응에 참여하기 전에 상기 도전층상에 질화물층을 형성시킴으로서 실리사이드의 형성 두께가 얇게 유지되는 것을 방지시키며 그 결과 저저항 특성을 갖는 실리사이드를 형성시킬 수 있을 뿐만 아니라 산화막에 대한 선택비를 개선시킬 수 있다.Accordingly, according to the present invention, the silicide is formed by forming a nitride layer on the conductive layer before the high melting point metal of the conductive layer, which is kept in contact with silicon through the gate electrode and the drain region / source region, participates in the silicide reaction. It is possible to prevent the formation thickness of the thin film from being kept thin, and as a result, it is possible to form a silicide having low resistance properties and to improve the selectivity to the oxide film.
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