KR100318311B1 - Method of forming a silicide layer in semiconductor devices - Google Patents
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Abstract
본 발명은 반도체장치의 실리사이드층 형성방법에 관한 것으로서, 특히, 실리사이드층을 포함하는 폴리사이드형 게이트를 형성하기 위하여 식각선택비가 큰 절연물질로 이루어진 이중 측벽 스페이서를 갖는 제 1 게이트패턴을 형성한 다음 이중 측벽 스페이서의 내측 절연물질을 일부 제거하여 제 1 게이트패턴의 노출 부위를 확장한 후 노출된 제 1 게이트패턴 표면에 에피층을 성장시켜 제 2 게이트 패턴을 만든 다음 실리사이드를 형성하여 실리사이드의 균일성을 확보하고 소자의 고집적화에 따른 저항을 크게 감소시키도록 한 반도체장치의 살리사이드층 형성방법에 관한 것이다. 본 발명에 따른 실리사이드층 형성방법은 반도체 기판의 소정 부위에 게이트절연막을 개재한 상기 반도체로 이루어진 게이트를 형성하는 단계와, 상기 게이트 측면 하단의 상기 기판에 서로 대응되는 한 쌍의 불순물 확산영역을 형성하는 단계와, 상기 게이트 측면에 제 1 절연막으로 이루어진 제 1 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 측면에 제 2 절연막으로 상기 제 1 측벽 스페이서의 상부 표면을 노출시키도록 제 2 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 노출된 부위를 일부 제거하여 상기 게이트의 노출면적을 증가시키는 공간을 형성하는 단계와, 노출된 상기 게이트 표면과 노출된 상기 불순물 확산영역의 표면에 상기 반도체로 이루어진 제 1 반도체층과 제 2 반도체층을 각각 형성하는 단계와, 상기 제 1 반도체층과 상기 제 2 반도체층을 금속과 실리사이데이션시켜 제 1 실리사이드층과 제 2 실리사이드층을 각각 형성하는 단계를 포함하여 이루어진다.The present invention relates to a method of forming a silicide layer of a semiconductor device, and in particular, to form a polyside-type gate including a silicide layer, forming a first gate pattern having a double sidewall spacer made of an insulating material having a high etching selectivity. After removing a portion of the inner insulating material of the double sidewall spacer to extend the exposed portion of the first gate pattern, and then grow an epitaxial layer on the exposed first gate pattern surface to form a second gate pattern, and then to form a silicide to uniformity of the silicide The present invention relates to a method for forming a salicide layer of a semiconductor device to ensure the resistance and greatly reduce the resistance due to the high integration of the device. The silicide layer forming method according to the present invention comprises the steps of: forming a gate made of the semiconductor via a gate insulating film on a predetermined portion of the semiconductor substrate, and forming a pair of impurity diffusion regions corresponding to each other on the substrate at the lower side of the gate side; Forming a first sidewall spacer formed of a first insulating film on the side of the gate, and exposing a top surface of the first sidewall spacer with a second insulating film on the side of the first sidewall spacer. Forming a spacer, removing a portion of the exposed portion of the first sidewall spacer to form a space for increasing the exposed area of the gate, and forming a spacer on the exposed gate surface and the exposed impurity diffusion region. Respectively forming a first semiconductor layer and a second semiconductor layer made of the semiconductor; A first retardation to between the semiconductor layer and the second semiconductor layer and the metal silica comprises a step of forming a first silicide layer and a second silicide layers, respectively.
Description
본 발명은 반도체장치의 실리사이드층 형성방법에 관한 것으로서, 특히, 실리사이드층을 포함하는 폴리사이드형 게이트를 형성하기 위하여 식각선택비가 큰 절연물질로 이루어진 이중 측벽 스페이서를 갖는 제 1 게이트패턴을 형성한 다음 이중 측벽 스페이서의 내측 절연물질을 일부 제거하여 제 1 게이트패턴의 노출 부위를 확장한 후 노출된 제 1 게이트패턴 표면에 에피층을 성장시켜 제 2 게이트 패턴을 만든 다음 실리사이드를 형성하여 실리사이드의 균일성을 확보하고 소자의 고집적화에 따른 저항을 크게 감소시키도록 한 반도체장치의 살리사이드층 형성방법에 관한 것이다.The present invention relates to a method of forming a silicide layer of a semiconductor device, and in particular, to form a polyside-type gate including a silicide layer, forming a first gate pattern having a double sidewall spacer made of an insulating material having a high etching selectivity. After removing a portion of the inner insulating material of the double sidewall spacer to extend the exposed portion of the first gate pattern, and then grow an epitaxial layer on the exposed first gate pattern surface to form a second gate pattern, and then to form a silicide to uniformity of the silicide The present invention relates to a method for forming a salicide layer of a semiconductor device to ensure the resistance and greatly reduce the resistance due to the high integration of the device.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 게이트의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항 및 게이트의 시트 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.As semiconductor devices are highly integrated, the widths of impurity regions and gates used as source and drain regions are reduced. As a result, the semiconductor device has a problem in that an operating speed decreases due to an increase in contact resistance of an impurity region and sheet resistance of a gate.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극을 폴리실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시킨다.Therefore, when the wirings of the elements in the semiconductor device are formed of a low resistance material such as aluminum alloy and tungsten, or when the gate electrode is formed of polysilicon, a silicide layer is formed to reduce the resistance. When the silicide layer is formed on the gate formed of polycrystalline silicon, a silicide layer is also formed on the surface of the impurity region to reduce the contact resistance.
위에서 설명한 바와 같이, 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 쉬트저항(sheet resistance)은 소자의 동작속도를 저하시키는 주요 원인이 된다. 따라서, 저저항의 게이트전극의 제조가 소자동작속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트전극을 제조한다. 이러한 구조의 게이트전극을 폴리사이드형(polycide, silicide on doped polycrystalline silicon) 게이트전극이라 한다.As described above, as the design rules of the semiconductor devices become more stringent, high sheet resistance at the gate becomes a major cause of lowering the operation speed of the devices. Therefore, fabrication of the low resistance gate electrode is essential for improving the device operation speed. In order to improve the resistance, a gate electrode having a silicide (refractory metal silicide) formed of a heat resistant metal having a low specific resistance is manufactured. The gate electrode having such a structure is called a polycide (silicide on doped polycrystalline silicon) gate electrode.
폴리사이드 구조의 형성을 위하여 가장 널리 사용되는 것이 WSi2이지만, 소자의 집적도가 증가하여 단위소자가 차지하는 면적이 감소함에 따라 더욱 낮은 저항값을 갖는 실리사이드의 형성이 요구되고 있다. 이때, WSi2의 비저항값은 60 내지 200 μΩ-㎝이다. 이러한 요구에 부응하는 실리사이드중 가장 유력한 것이 CoSi2와TiSi2이며, 이들의 비저항값은 15 내지 20μΩ-㎝이다.WSi 2 is most widely used to form polyside structures, but as the integration of devices increases and the area occupied by unit devices decreases, formation of silicides having lower resistance values is required. At this time, the specific resistance value of WSi2 is 60-200 micrometer-cm. The most likely is that the silicide of the response to this demand, a CoSi 2 and TiSi 2, those of specific resistance value is 15 to 20μΩ-㎝.
폴리사이드 구조의 형성방법은 크게 두가지로 나눌 수 있다.The method of forming a polyside structure can be broadly divided into two methods.
첫째, 도전성을 갖는 도핑된 폴리실리콘층 위에 금속층을 증착한 후 이를 열처리하여 금속과 실리콘의 반응으로 실리사이드를 형성한다. 그러나, 이때 형성되는 금속-실리콘의 실리사이드는 두껍고 균일한 두께를 갖는 실리사이드층의 형성이 곤란하다.First, a metal layer is deposited on a conductive doped polysilicon layer and then heat-treated to form silicide by reaction of metal and silicon. However, the silicide of the metal-silicon formed at this time is difficult to form a silicide layer having a thick and uniform thickness.
일반적으로 순수한 금속과 실리콘의 반응은 매우 격렬하게 일어나 실리사이드와 실리콘의 계면 모폴로지가 거칠게(rough)되어 이후 게이트전극을 형성하는 공정에서 정확히 패터닝하기 곤란하게 된다. 이에 대하여 [J.S. Byun et al. J. Electrochem. Soc., vol.144,3175(1997)]dp 자세히 설명되어 있다.In general, the reaction between pure metal and silicon is very violent, so that the interfacial morphology of silicide and silicon becomes rough, which makes it difficult to accurately pattern the gate electrode. In this regard, J.S. Byun et al. J. Electrochem. Soc., Vol. 144,3175 (1997)] dp.
또한, 고농도로 도핑된 폴리실리콘과 금속이 반응하게 되므로 고농도의 도판트(dopant) 때문에 균일한 실리사이드의 형성이 곤란하다.In addition, since highly doped polysilicon and metal react, it is difficult to form uniform silicide due to the high concentration of dopant.
둘째, 열공정 대신 도전성을 갖는 도핑된 폴리실리콘층 위에 직접 실리사이드 물질을 증착하는 방법이 있다. 일반적으로, 스퍼터링방법으로 도핑된 폴리실리콘층위에 실리사이드 콤포짙 타겟(silicide composite target)을 이용하여 실리사이드층을 직접 형성한다. 그러나, 이러한 방법은 실리사이드 형성시 파티클(particle)을 발생시킨다. 즉, 금속과 실리콘의 두가지 구성요소로 이루어진 콤포짙 타겟에서 각각의 요소의 스퍼터링비(sputtering rate)가 상이하므로 이로 인해 균일한 조성의 실리사이드 증착이 곤란하고 파티클이 발생하게 된다.Second, there is a method of depositing a silicide material directly on a conductive doped polysilicon layer instead of a thermal process. In general, a silicide layer is directly formed on a polysilicon layer doped by a sputtering method using a silicide composite target. However, this method generates particles upon silicide formation. That is, since the sputtering rate of each element is different in the composite target composed of two components, metal and silicon, it is difficult to deposit silicide of uniform composition and generate particles.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 실리사이드층 형성방법을 도시한 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a silicide layer of a semiconductor device according to the related art.
도 1a를 참조하면, 반도체기판인 실리콘기판(10)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.Referring to FIG. 1A, a field oxide film (not shown) is formed on a predetermined portion of a silicon substrate 10, which is a semiconductor substrate, by a device isolation method such as LOCOS (Local Oxidation of Silicon) method to form an active region and an isolation region of a device. To form.
그리고 반도체기판(10)의 표면을 열산화하여 게이트절연막으로 산화막을 형성한다.The surface of the semiconductor substrate 10 is thermally oxidized to form an oxide film as the gate insulating film.
그 다음, 게이트전극을 형성하기 위하여 게이트산화막 위에 n형 또는 p형 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 폴리실리콘층은 이후 공정에서 패터닝되어 게이트전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층은 전체 게이트전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께만큼을 뺀 두께로 형성한다.Next, an in-situ doped polycrystalline silicon is formed by chemical vapor deposition on the gate oxide layer to form a gate electrode, or an undoped polysilicon layer is undoped. polycrystalline silicon) is deposited by chemical vapor deposition and then doped by ion implantation. The polysilicon layer thus formed is patterned in a subsequent process to form a lower structure of the gate electrode. In this case, the deposited polysilicon layer is formed to a thickness obtained by subtracting the thickness of the silicide layer to be formed in consideration of the height of the entire gate electrode.
그리고, 도핑된 폴리실리콘층과 산화막을 포토리쏘그래피(photolithography)로 차례로 패터닝하여 잔류한 폴리실리콘층(12)과 산화막(11)으로 이루어진 게이트전극(12)과 게이트절연막(11)을 형성한다.Then, the doped polysilicon layer and the oxide film are sequentially patterned by photolithography to form a gate electrode 12 and a gate insulating film 11 including the remaining polysilicon layer 12 and the oxide film 11.
그 다음, 적절한 도전형의 불순물 이온주입으로 게이트(12)가 형성되지 않은 기판의 활성영역에 LDD(lightly doped drain)용 저농도 불순물 이온매몰층(13)을 형성한다.Next, a lightly doped drain (LDD) layer for lightly doped drain (LDD) is formed in the active region of the substrate where the gate 12 is not formed by the appropriate conductivity type impurity ion implantation.
도 1b를 참조하면, 게이트전극(12)을 포함하는 기판(10)의 전면에 소정 두께의 산화막(14)을 화학기상증착으로 증착하여 형성한다. 이때, 산화막(14)은게이트전극(12)의 측면을 절연시키며 고농도 불순물 도핑영역을 형성하기 위한 이온주입 마스크의 일부로 사용되는 측벽 스페이서 형성용이다.Referring to FIG. 1B, an oxide film 14 having a predetermined thickness is deposited on the entire surface of the substrate 10 including the gate electrode 12 by chemical vapor deposition. At this time, the oxide film 14 is used for forming sidewall spacers that insulate side surfaces of the gate electrode 12 and are used as part of an ion implantation mask for forming a highly doped impurity doped region.
도 1c를 참조하면, 산화막에 에치백을 실시하여 게이트전극(12)의 측면에 잔류한 산화막으로 이루어진 측벽스페이서(140)를 형성한다. 이때, 에치백은 기판의 활성영역과 게이트전극(12)의 상부 표면이 모두 노출될 때까지 비등방성식각으로 실시한다.Referring to FIG. 1C, an oxide film is etched back to form a sidewall spacer 140 formed of an oxide film remaining on the side surface of the gate electrode 12. At this time, the etch back is performed by anisotropic etching until both the active region of the substrate and the upper surface of the gate electrode 12 are exposed.
따라서, 노출된 게이트전극(12)의 상부 표면은 채널 길이방향에서 바라본 게이트 폭의 크기와 같다.Therefore, the upper surface of the exposed gate electrode 12 is equal to the size of the gate width seen in the channel length direction.
그리고, 게이트전극(12)과 측벽스페이서(140)를 이온주입 마스크로 이용하는 이온주입을 실시하여 저농도 불순물 이온매몰층 형성시 사용한 같은 도전형의 불순물로 노출된 기판의 활성영역에 고농도 불순물 이온매몰층(15)을 형성한다.Then, ion implantation using the gate electrode 12 and the sidewall spacer 140 as an ion implantation mask is performed to form a high concentration impurity ion buried layer in an active region of a substrate exposed with the same conductivity type impurity used to form a low concentration impurity ion buried layer. (15) is formed.
도 1d를 참조하면, 저농도 불순물 이온매몰층(13)과 고농도 불순물 이온매몰층(15)에 열공정 등으로 불순물 이온들의 충분한 확산을 위한 공정을 실시하여 LDD 구조의 저농도 불순물 확산영역(130)과 고농도 불순물 확산영역(150)을 형성하여 소스/드레인(130,150)을 형성한다. 이러한 소스/드레인(130,150)을 위한 불순물 확산공정은 실리사이드 또는 살리사이드를 형성한 다음 실시할 수도 있다.Referring to FIG. 1D, the low concentration impurity ion buried layer 13 and the high concentration impurity ion buried layer 15 are subjected to a process for sufficient diffusion of impurity ions by a thermal process or the like to form a low concentration impurity diffusion region 130 of the LDD structure. A high concentration impurity diffusion region 150 is formed to form source / drain 130 and 150. The impurity diffusion process for the source / drain 130 and 150 may be performed after the formation of silicide or salicide.
그리고, 소스/드레인(130,150)이 형성된 활성영역과 노출된 게이트전극(12) 표면을 포함하는 기판(10)의 전면에 실리사이드 형성용 금속층(16)을 형성한다. 이때, 금속층은 게이트전극(12)의 실리콘과 반응하여 금속-실리콘이 결합한 형태의 실리사이드를 형성할 수 있는 금속으로 형성하며, 이러한 금속으로는 Co, Ti, W 등이 있으며, 증착방법은 스퍼터링(sputtering)을 사용한다. 이때, 금속층(16)의 형성 두께는 게이트전극(12)의 두께와 합쳐서 전체 높이가 이후 형성될 게이트전극의 디자인 룰에 적합하도록 한다.The silicide forming metal layer 16 is formed on the entire surface of the substrate 10 including the active region where the source / drain 130 and 150 are formed and the exposed gate electrode 12 surface. At this time, the metal layer is formed of a metal capable of forming a silicide in the form of a metal-silicon bond by reacting with silicon of the gate electrode 12, such metals include Co, Ti, W, etc., the deposition method is sputtering ( sputtering). At this time, the thickness of the metal layer 16 is combined with the thickness of the gate electrode 12 so that the overall height conforms to the design rule of the gate electrode to be formed later.
그리고, 금속층(16)이 형성된 게이트전극(12)과 고농도 불순물 확산영역(150)에 급속열처리(rapid thermal annealing)을 실시하여 금속과 실리콘을 반응시켜 저항감소용 제 1 실리사이드층(160)과 제 2 실리사이드층(161)을 각각 동시에 형성한다.In addition, rapid thermal annealing is performed on the gate electrode 12 having the metal layer 16 and the high concentration impurity diffusion region 150 to react the metal with silicon to reduce the resistance of the first silicide layer 160 and the second. The silicide layers 161 are formed at the same time.
도 1e를 참조하면, 실리사이드 형성용 금속층 중 제 1 실리사이드층(160)과 제 2 실리사이드층(161)이 형성되지 않은 부위의 잔류한 금속층을 습식식각으로 제거하여 살리사이드(salicide) 구조의 실리사이드층을 제조한다.Referring to FIG. 1E, a silicide layer having a salicide structure is formed by wet etching a metal layer remaining at a portion where the first silicide layer 160 and the second silicide layer 161 is not formed. To prepare.
그리고, 도 1d 단계에서 불순물 확산공정을 실시하지 않은 경우, 소스/드레인을 완성하기 위한 열공정을 실시하여 소스/드레인을 형성한다.In addition, when the impurity diffusion process is not performed in FIG. 1D, a thermal process for completing the source / drain is performed to form the source / drain.
상술한 바와 같이 종래 기술에 따른 실리사이드층 형성방법은 열처리(RTA)하여 금속과 실리콘의 반응으로 실리사이드를 형성하는 경우 형성되는 금속-실리콘의 실리사이드는 두껍고 균일한 두께를 갖는 실리사이드층의 형성이 곤란한 문제점이 있다. 이는 고농도로 도핑된 폴리실리콘과 금속이 반응하게 되므로 고농도의 도판트(dopant) 때문에 균일한 실리사이드의 형성이 곤란하기 때문이다.As described above, the silicide layer forming method according to the related art is difficult to form a silicide layer having a thick and uniform thickness of the silicide of the metal-silicon formed when the silicide is formed by heat treatment (RTA) and the reaction between the metal and silicon. There is this. This is because it is difficult to form a uniform silicide due to the high concentration of the dopant (dopant) because the highly doped polysilicon and the metal reacts.
또한, 게이트의 선폭이 마이크론 단위 이하의 크기로 축소됨에 따라 실리사이드가 형성되는 게이트의 실리콘 노출 부위가 감소하여 게이트의 쉬트저항을 증가시켜 소자의 신뢰성을 저하시키는 문제점이 있다.In addition, as the line width of the gate is reduced to a size of less than one micron, the silicon exposed portion of the gate on which the silicide is formed decreases, thereby increasing the sheet resistance of the gate, thereby lowering the reliability of the device.
따라서, 본 발명의 목적은 실리사이드층을 포함하는 폴리사이드형 게이트를 형성하기 위하여 식각선택비가 큰 절연물질로 이루어진 이중 측벽 스페이서를 갖는 제 1 게이트패턴을 형성한 다음 이중 측벽 스페이서의 내측 절연물질을 일부 제거하여 제 1 게이트패턴의 노출 부위를 확장한 후 노출된 제 1 게이트패턴 표면에 에피층을 성장시켜 제 2 게이트 패턴을 만든 다음 실리사이드를 형성하여 실리사이드의 균일성을 확보하고 소자의 고집적화에 따른 저항을 크게 감소시키도록 한 반도체장치의 살리사이드층 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to form a first gate pattern having a double sidewall spacer made of an insulating material having a high etch selectivity to form a polyside gate including a silicide layer, and then partially replacing the inner insulating material of the double sidewall spacer. After removing to extend the exposed portion of the first gate pattern, an epitaxial layer is grown on the exposed first gate pattern surface to form a second gate pattern, and then the silicide is formed to ensure the uniformity of the silicide and resistance due to high integration of the device. To provide a method for forming a salicide layer of a semiconductor device to greatly reduce the number of.
상기 목적들을 달성하기 위한 본 발명에 따른 실리사이드층 형성방법은 반도체 기판의 소정 부위에 게이트절연막을 개재한 상기 반도체로 이루어진 게이트를 형성하는 단계와, 상기 게이트 측면 하단의 상기 기판에 서로 대응되는 한 쌍의 불순물 확산영역을 형성하는 단계와, 상기 게이트 측면에 제 1 절연막으로 이루어진 제 1 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 측면에 제 2 절연막으로 상기 제 1 측벽 스페이서의 상부 표면을 노출시키도록 제 2 측벽 스페이서를 형성하는 단계와, 상기 제 1 측벽 스페이서의 노출된 부위를 일부 제거하여 상기 게이트의 노출면적을 증가시키는 공간을 형성하는 단계와, 노출된 상기 게이트 표면과 노출된 상기 불순물 확산영역의 표면에 상기 반도체로 이루어진 제 1 반도체층과 제 2 반도체층을 각각 형성하는 단계와, 상기 제 1 반도체층과 상기 제 2 반도체층을 금속과 실리사이데이션시켜 제 1 실리사이드층과 제 2 실리사이드층을 각각 형성하는 단계를 포함하여 이루어진다. 이때, 상기 제 1 및 제 2 실리사이드층을 형성하는 단계는, 상기 제 1 반도체층과 상기 제 2 반도체층을 포함하는 상기기판상에 상기 금속으로 이루어진 금속층을 형성하는 단계와, 상기 금속층과 상기 제 1 및 제 2 반도체층에 열공정을 실시하여 상기 금속층의 상기 금속과 상기 반도체가 반응하여 실리사이드를 형성하는 단계와, 상기 실리사이데이션에 참가하지 않은 잔류한 상기 금속층을 제거하는 단계를 더 포함하여 이루어진다.According to an aspect of the present invention, there is provided a silicide layer forming method comprising: forming a gate formed of a semiconductor through a gate insulating layer on a predetermined portion of a semiconductor substrate; Forming an impurity diffusion region of the first sidewall, forming a first sidewall spacer made of a first insulating film on the side of the gate, and forming an upper surface of the first sidewall spacer with a second insulating film on the side of the first sidewall spacer. Forming a second sidewall spacer to expose, removing a portion of the exposed portion of the first sidewall spacer to form a space to increase the exposed area of the gate, and exposing the exposed gate surface and the exposed The first semiconductor layer and the second semiconductor layer made of the semiconductor on the surface of the impurity diffusion region And forming the first silicide layer and the second silicide layer by silicidating the first semiconductor layer and the second semiconductor layer with a metal, respectively. The forming of the first and second silicide layers may include forming a metal layer made of the metal on the substrate including the first semiconductor layer and the second semiconductor layer, and the metal layer and the second layer. Performing a thermal process on the first and second semiconductor layers to form a silicide by reacting the metal of the metal layer with the semiconductor; and removing the remaining metal layer not participating in the silicidation. Is done.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 실리사이드층 형성방법을 도시한 공정단면도1A to 1E are cross-sectional views illustrating a method of forming a silicide layer of a semiconductor device according to the related art.
도 2a 내지 도 2h는 본 발명에 따른 반도체장치의 실리사이드층 형성방법을 도시한 공정단면도2A through 2H are cross-sectional views illustrating a method of forming a silicide layer of a semiconductor device according to the present invention.
반도체 제품의 고집적화에 다른 게이트의 선폭이 서브 마이크론으로 감소함에 따라 게이트 콘택 부위에서의 쉬트 저항이 증가하게 된다. 이러한 쉬트저항을 감소시키기 위하여 게이트 상부 표면에 실리사이드를 형성하는 폴리사이드 구조의 게이트전극을 형성한다.As the line width of other gates decreases to submicrons due to high integration of semiconductor products, the sheet resistance at the gate contact portion increases. In order to reduce the sheet resistance, a gate electrode having a polyside structure for forming silicide on the upper surface of the gate is formed.
본 발명에서는 게이트전극의 측벽 스페이서를 식각선택비가 큰 두 종류의 절연물질로 이중층 구조로 형성한 다음 내측에 형성된 절연물질을 제거하여 게이트전극과 외측 측벽 스페이서 사이에 공간을 형성하여 게이트전극의 노출 면적을 증가시킨다.In the present invention, the sidewall spacers of the gate electrode are formed of a double layer structure with two kinds of insulating materials having a large etching selectivity, and then the insulating material formed on the inner side is removed to form a space between the gate electrode and the outer sidewall spacer to expose the gate electrode. To increase.
그리고, 노출된 게이트전극 표면에 상기 공간을 채우도록 실리콘 에피층을 성장시켜 형성하여 게이트전극의 노출부위를 확대시킨 다음 이러한 노출 부이상에 실리사이드 형성용 금속층을 증착한 후 실리콘과 금속간의 반응을 통하여 실리사이드를 형성한다. 따라서, 실리사이드와 게이트전극의 접촉면적이 증가하여 쉬트저항을 감소시킨다.Then, a silicon epitaxial layer is formed on the exposed gate electrode surface to fill the space, thereby expanding the exposed portion of the gate electrode, and then depositing a silicide forming metal layer over the exposed portion, and then reacting the silicon with the metal. Forms silicides. Therefore, the contact area between the silicide and the gate electrode is increased to reduce the sheet resistance.
또한, 본 발명에서는, 불순물이 도핑되지 않은 에피층으로 게이트전극 표면과 불순물 확산영역 상에 실리사이드를 형성하므로 균일한 조성을 갖는 실리사이드를 형성할 수 있다.In addition, in the present invention, silicide is formed on the surface of the gate electrode and the impurity diffusion region as an epi layer not doped with impurities, and thus silicide having a uniform composition can be formed.
즉, 본 발명은, 게이트의 선폭이 서브 마이크론화 됨에 따라 발생하는 저항을 감소시키기 위하여 게이트 형성 후 측벽스페이서 형성시 측벽을 이중으로 형성하고 내부 측벽을 부분적으로 습식식각한 후 에피층을 형성한 다음 일반적인 공정으로 실리사이드 또는 살리사이드를 형성한다.That is, the present invention, in order to reduce the resistance generated as the line width of the gate sub-micron is formed after forming the sidewall spacers after forming the gate to form a double sidewall and partially wet etching the inner sidewall to form an epi layer The general process forms silicides or salicides.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2h는 본 발명에 따른 반도체장치의 실리사이드층 형성방법을 도시한 공정단면도이다.2A to 2H are cross-sectional views illustrating a method of forming a silicide layer of a semiconductor device according to the present invention.
도 2a를 참조하면, 반도체기판인 실리콘기판(20)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 또는 STI(shallow trench isolation) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.Referring to FIG. 2A, a field oxide film (not shown) is formed on a predetermined portion of a silicon substrate 20, which is a semiconductor substrate, by a device isolation method such as a local oxide of silicon (LOCOS) or shallow trench isolation (STI) method. Forming an active region and an element isolation region
그리고 반도체기판(20)의 표면을 열산화하여 게이트절연막으로 산화막을 형성한다.The surface of the semiconductor substrate 20 is thermally oxidized to form an oxide film as the gate insulating film.
그 다음, 게이트전극을 형성하기 위하여 게이트산화막 위에 n형 또는 p형 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 폴리실리콘층은 이후 공정에서 패터닝되어 게이트전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층은 전체 게이트전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께만큼을 뺀 두께로 형성한다.Next, an in-situ doped polycrystalline silicon is formed by chemical vapor deposition on the gate oxide layer to form a gate electrode, or an undoped polysilicon layer is undoped. polycrystalline silicon) is deposited by chemical vapor deposition and then doped by ion implantation. The polysilicon layer thus formed is patterned in a subsequent process to form a lower structure of the gate electrode. In this case, the deposited polysilicon layer is formed to a thickness obtained by subtracting the thickness of the silicide layer to be formed in consideration of the height of the entire gate electrode.
그리고, 도핑된 폴리실리콘층과 산화막을 포토리쏘그래피(photolithography)로 차례로 패터닝하여 잔류한 폴리실리콘층(22)과 산화막(21)으로 이루어진 게이트전극(22)과 게이트절연막(21)을 형성한다.Then, the doped polysilicon layer and the oxide film are sequentially patterned by photolithography to form a gate electrode 22 and a gate insulating film 21 formed of the remaining polysilicon layer 22 and the oxide film 21.
그 다음, 적절한 도전형의 불순물 이온주입으로 게이트(22)가 형성되지 않은 기판의 활성영역에 LDD(lightly doped drain)용 저농도 불순물 이온매몰층(23)을 형성한다.Next, a lightly doped drain (LDD) buried layer 23 for LDD (lightly doped drain) is formed in the active region of the substrate where the gate 22 is not formed by the appropriate conductivity type impurity ion implantation.
도 2b를 참조하면, 게이트전극(22)을 포함하는 기판(20)의 전면에 소정 두께의 제 1 절연막으로 산화막을 화학기상증착으로 증착하여 형성한다. 이때, 산화막은 게이트전극(22)의 측면을 일부 절연시키며 고농도 불순물 도핑영역을 형성하기 위한 이온주입 마스크의 일부로 사용되는 제 1 측벽 스페이서(sidewall spacer) 형성용이다.Referring to FIG. 2B, an oxide film is formed by chemical vapor deposition on the entire surface of the substrate 20 including the gate electrode 22 with a first insulating film having a predetermined thickness. In this case, the oxide film is used to form a first sidewall spacer, which partially insulates the side surface of the gate electrode 22 and is used as part of an ion implantation mask for forming a highly doped impurity doped region.
그리고, 산화막으로 이루어진 제 1 절연막에 에치백을 실시하여 게이트전극(22)의 측면에 잔류한 산화막으로 이루어진 제 1 측벽스페이서(24)를 형성한다. 이때, 에치백은 기판의 활성영역과 게이트전극(22)의 상부 표면이 모두 노출될 때까지 건식식각 등의 비등방성식각으로 실시한다.The first sidewall spacer 24 made of the oxide film remaining on the side surface of the gate electrode 22 is formed by etching back to the first insulating film made of the oxide film. At this time, the etch back is performed by anisotropic etching such as dry etching until both the active region of the substrate and the upper surface of the gate electrode 22 are exposed.
따라서, 노출된 게이트전극(22)의 상부 표면은 채널 길이방향에서 바라본 게이트 폭의 크기와 같다.Therefore, the upper surface of the exposed gate electrode 22 is equal to the size of the gate width seen in the channel length direction.
그 다음, 게이트전극(22)과 제 1 측벽스페이서(24)를 이온주입 마스크로 이용하는 이온주입을 실시하여 저농도 불순물 이온매몰층 형성시 사용한 같은 도전형의 불순물로 노출된 기판의 활성영역에 고농도 불순물 이온매몰층(25)을 형성한다.Then, ion implantation using the gate electrode 22 and the first sidewall spacer 24 as an ion implantation mask is performed to form a high concentration impurity in the active region of the substrate exposed with the same conductivity type impurity used to form a low concentration impurity ion buried layer. An ion buried layer 25 is formed.
도 2c를 참조하면, 제 1 측벽스페이서(24)와 노출된 게이트전극(22)을 포함하는 기판(20) 상에 제 1 절연막과 식각선택비가 큰 절연물질로 제 2 절연막(26)을 형성한다. 이때, 제 1 절연막을 산화막으로 형성한 경우 제 2 절연막(26)은 질화막을 화학기상증착으로 형성한다.Referring to FIG. 2C, a second insulating layer 26 is formed on the substrate 20 including the first sidewall spacer 24 and the exposed gate electrode 22 using an insulating material having a high etching selectivity and a first insulating layer. . In this case, when the first insulating film is formed of an oxide film, the second insulating film 26 forms a nitride film by chemical vapor deposition.
도 2d를 참조하면, 제 2 절연막에 건식식각 등의 비등방성식각으로 에치백을 실시하여 제 1 측벽스페이서(24)의 측면에 잔류한 제 2 절연막(260)으로 이루어진 제 2 측벽스페이서(260)를 형성한다. 이때, 제 2 측벽스페이서(260) 형성용 에치백은 게이트전극(22)의 상부 표면과 기판의 활성영역 표면이 동시에 노출되도록 실시하며, 제 1 측벽스페이서(24)의 상부 표면과 제 1 및 제 2 측벽스페이서(24,260)가 형성되지 않은 활성영역이 노출되도록 한다.Referring to FIG. 2D, a second sidewall spacer 260 is formed of a second insulating film 260 remaining on the side surface of the first sidewall spacer 24 by etching back to the second insulating film by anisotropic etching such as dry etching. To form. At this time, the etchback for forming the second sidewall spacer 260 is formed so that the top surface of the gate electrode 22 and the active region surface of the substrate are simultaneously exposed. 2 allows active regions without sidewall spacers 24 and 260 to be exposed.
도 2e를 참조하면, 노출된 제 1 측벽스페이서의 일부를 제거하여 게이트전압 인가 콘택부위용 실리사이드층이 형성될 게이트전극(22) 상부 표면의 노출부위를 확장시킨다. 이때, 게이트전극 표면 노출 부위의 확장은 산화막으로 이루어진 제 1 측벽스페이서에 습식식각을 실시하여 일부 제거하므로서 이루어지고, 이를 위한 습식식각액으로 B.O.E. 또는 HF를 사용한다.Referring to FIG. 2E, a portion of the exposed first sidewall spacer is removed to extend an exposed portion of the upper surface of the gate electrode 22 on which the silicide layer for the gate voltage applying contact portion is to be formed. In this case, the expansion of the exposed portion of the gate electrode surface is performed by performing a wet etching on the first sidewall spacer made of the oxide film to partially remove the gate electrode surface, and using the wet etching solution for B.O.E. Or HF.
그리고, 저농도 불순물 이온매몰층과 고농도 불순물 이온매몰층에 열공정 등으로 불순물 이온들의 충분한 확산을 위한 공정을 실시하여 LDD 구조의 저농도 불순물 확산영역(230)과 고농도 불순물 확산영역(250)을 형성하여 소스/드레인(230,250)을 형성한다.In addition, a low concentration impurity diffusion region 230 and a high concentration impurity diffusion region 250 of the LDD structure are formed by performing a process for sufficient diffusion of impurity ions in a low concentration impurity ion buried layer and a high concentration impurity ion buried layer by a thermal process. Form source / drain 230, 250.
도 2f를 참조하면, 실리콘으로 이루어지고 노출면적이 확장된 게이트전극(22)의 노출 부위와 고농도 불순물 확산영역(250)의 노출된 표면에 실리콘으로 이루어진 제 1 에피택샬층(epitaxial layer, 270)과 제 2 에피택샬층(271)을 각각 동시에 성장시켜 형성한다. 이때, 제 1 및 제 2 에피택샬층(270,271)은 노출된 실리콘의 일부가 성장 핵으로 작용하는 뉴클레이션 사이트가 형성된 곳에만 선택적으로 형성된다.Referring to FIG. 2F, a first epitaxial layer 270 made of silicon on the exposed portion of the gate electrode 22 and the exposed surface of the high concentration impurity diffusion region 250 made of silicon. And the second epitaxial layer 271 are grown at the same time. In this case, the first and second epitaxial layers 270 and 271 are selectively formed only where nucleation sites in which a part of the exposed silicon acts as a growth nucleus are formed.
따라서, 게이트전극(22)의 상부 표면에 형성된 제 1 에피택샬층(270)은 이후 실리사이드가 되므로 그 형성면적이 넓어지고, 불순물 확산영역(250)의 상부 표면에 형성된 제 2 에피택샬층(271)은 도핑되지 않은 실리콘층으로 이루어지므로 이후 균일한 특성을 갖는 실리사이드를 형성할 수 있기 때문에 전체적으로 게이트전압인가 콘택 부위의 쉬트저항과 콘택부위의 콘택저항을 동시에 감소시킬 수 있다.Accordingly, since the first epitaxial layer 270 formed on the upper surface of the gate electrode 22 becomes silicide afterwards, its formation area is widened, and the second epitaxial layer 271 formed on the upper surface of the impurity diffusion region 250 is formed. ) Is formed of an undoped silicon layer, so that a silicide having a uniform characteristic can be formed thereafter, thereby reducing the sheet resistance of the contact portion and the contact resistance of the contact portion as a whole.
도 2g를 참조하면, 고농도 불순물 확산영역(250)이 형성된 활성영역에 형성된 제 2 에피택샬층과 게이트전극(22) 표면에 형성된 제 2 에피택샬층을 포함하는 기판의 전면에 실리사이드 형성용 금속층(28)을 형성한다. 이때, 금속층은 게이트전극(22)상부의 제 1 에피택샬층의 실리콘 및 고농도 불순물 확산영역(250) 상부의 제 2 에피택샬층과 반응하여 금속-실리콘이 결합한 형태의 실리사이드를 형성할 수 있는 금속으로 형성하며, 이러한 금속으로는 Co, Ti, W 등이 있으며, 증착방법은 스퍼터링(sputtering)을 사용한다. 이때, 금속층(28)의 형성 두께는 게이트전극 및 제 1 에피택샬층의 두께와 합쳐서 전체 높이가 이후 형성될 게이트전극의 설계 높이에 적합하도록 한다.Referring to FIG. 2G, a silicide-forming metal layer may be formed on an entire surface of a substrate including a second epitaxial layer formed on an active region having a high concentration impurity diffusion region 250 and a second epitaxial layer formed on a surface of the gate electrode 22. 28). In this case, the metal layer may react with the silicon of the first epitaxial layer on the gate electrode 22 and the second epitaxial layer on the high concentration impurity diffusion region 250 to form a silicide in which a metal-silicon bond is formed. Co, Ti, W, etc. are formed as the metal, and the deposition method uses sputtering. At this time, the thickness of the metal layer 28 is combined with the thickness of the gate electrode and the first epitaxial layer so that the overall height is suitable for the design height of the gate electrode to be formed later.
그리고, 금속층(28)이 형성된 제 1 에피택샬층과 제 2 에피택샬층에급속열처리(rapid thermal annealing)을 실시하여 금속층의 금속과 각가의 에피택샬층의 실리콘을 반응시켜 저항감소용 제 1 실리사이드층(280)과 제 2 실리사이드층(281)을 각각 동시에 형성한다. 이때, 제 2 실리사이드층(281) 형성반응에 참가하는 제 2 에피택샬층은 모두 실리사이드화하도록 그 형성 두께를 결정한다.The first epitaxial layer and the second epitaxial layer on which the metal layer 28 is formed are subjected to rapid thermal annealing to react the metal of the metal layer with silicon of each epitaxial layer to reduce the resistance of the first silicide layer. 280 and the second silicide layer 281 are formed at the same time. At this time, the thickness of the second epitaxial layer participating in the reaction of forming the second silicide layer 281 is determined to be silicided.
도 2h를 참조하면, 실리사이드 형성용 금속층 중 제 1 실리사이드층(280)과 제 2 실리사이드층(281)이 형성되지 않은 부위의 잔류한 금속층을 습식식각으로 제거하여 살리사이드(salicide) 구조의 실리사이드층을 제조한다.Referring to FIG. 2H, a silicide layer having a salicide structure is formed by wet etching a metal layer remaining at a portion where the first silicide layer 280 and the second silicide layer 281 is not formed. To prepare.
그리고, 기판에 이차 열공정을 실시하여 본 발명을 완성한다.The substrate is then subjected to a secondary thermal process to complete the present invention.
따라서, 본 발명은 실리사이드층과 실리콘층사이의 계면구조(interface structure)를 균일하게(smooth)하게 형성하여 모폴로지(morphology)를 개선하고, 게이트 상부의 실리사이드 형성면적을 확장시키므로서 게이트전압 인가 콘택부위의 쉬트저항을 감소시키고, 또한, 소스/드레인 콘택 저항도 감소시키므로서 소자의 신뢰성을 향상시키는 장점이 있다.Accordingly, the present invention improves the morphology by uniformly forming an interface structure between the silicide layer and the silicon layer, and expands the silicide formation area on the gate, thereby increasing the contact area of the gate voltage application. The sheet resistance of the device is reduced, and the source / drain contact resistance is also reduced, thereby improving the reliability of the device.
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