KR100529873B1 - Method For Manufacturing Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 제공한다. 본 발명은 반도체 기판의 일부 영역 상의 게이트 전극의 측벽에 측벽 절연막과 스페이서용 절연막을 적층시킨 후 스페이서를 상기 게이트 전극보다 낮게 형성시킴으로써 상기 게이트 전극의 상부면 및 측벽 상측부 상의 측벽 절연막을 노출시키고, 상기 스페이서를 식각마스크로 이용하여 상기 측벽 절연막의 노출된 부분을 습식 식각공정에 의해 식각함으로써 상기 게이트 전극의 상부면 및 측벽 상측부를 노출시키고 아울러 소오스/드레인이 형성될 액티브영역의 표면을 노출시키고, 상기 게이트 전극과 상기 스페이서를 마스크로 이용하여 상기 노출된 액티브영역에 소오스/드레인을 형성시키고, 상기 게이트 전극과 상기 소오스/드레인의 표면에 실리사이드층을 형성시키고, 상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 식각정지막을 적층시킨다. 상기 식각정지막은 원자층 적층공정에 의해 적층된다. 따라서, 본 발명은 상기 게이트 전극의 상부면 및 측벽 상측부에 실리사이드층을 형성시키므로 상기 실리사이드층의 면적을 확대시키고 상기 게이트 전극의 저항을 감소시키고 나아가 반도체소자의 동작 속도를 향상시킨다. 또한, 상기 식각정지막이 적층되더라도 상기 식각정지막 내에 빈 공간인 보이드가 생성되지 않는다.The present invention provides a method for manufacturing a semiconductor device. According to an embodiment of the present invention, a sidewall insulating film and a spacer insulating film are stacked on sidewalls of a gate electrode on a portion of a semiconductor substrate, and a spacer is formed lower than the gate electrode to expose the sidewall insulating film on the upper surface of the gate electrode and the upper sidewall of the gate electrode. By using the spacer as an etching mask, the exposed portion of the sidewall insulating layer is etched by a wet etching process to expose the upper surface of the gate electrode and the upper sidewall of the gate electrode, and to expose the surface of the active region in which the source / drain is to be formed. Forming a source / drain in the exposed active region by using the gate electrode and the spacer as a mask, and forming a silicide layer on the surfaces of the gate electrode and the source / drain, and including the gate electrode. Etch stop on the front Thereby. The etch stop layer is laminated by an atomic layer deposition process. Therefore, the present invention forms a silicide layer on the upper surface and the upper sidewall of the gate electrode, thereby increasing the area of the silicide layer, reducing the resistance of the gate electrode and further improving the operation speed of the semiconductor device. Further, even when the etch stop layers are stacked, voids that are empty spaces are not generated in the etch stop layers.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 게이트 전극에 형성되는 실리사이드층의 면적을 확대함으로써 게이트 전극의 저항을 낮추어 동작 속도를 향상시킴과 동시에 식각정지막 내의 보이드 생성을 억제할 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to increase the area of the silicide layer formed on the gate electrode, thereby reducing the resistance of the gate electrode to improve the operation speed and to suppress the generation of voids in the etch stop layer. It relates to a method for manufacturing a semiconductor device that can be.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 설계룰이 미세화되고, 전기적 인가 속도가 빨라진다. 이에 따라, 트랜지스터의 게이트 전극의 사이즈가 축소되므로 면 저항과 콘택 저항의 증가가 문제시되고 있다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소오스/드레인의 실리콘 기판에 비저항이 낮은 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소오스/드레인의 콘택 저항이 저감되기 시작하였다. 초기에는 게이트 전극 에 실리사이드를 형성하는 공정과 소오스/드레인에 실리사이드를 형성하는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성하는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.In general, as the integration of semiconductor devices proceeds, design rules become finer and electrical application speed becomes faster. Accordingly, since the size of the gate electrode of the transistor is reduced, an increase in surface resistance and contact resistance is a problem. In order to solve this problem, a technology of forming silicide having a low specific resistance on the gate electrode of the polycrystalline silicon layer and the silicon substrate of the source / drain has been developed. As a result, the resistance of the gate electrode and the contact resistance of the source / drain began to decrease. Initially, silicide formation on the gate electrode and silicide formation on the source / drain were performed in separate processes. However, in consideration of simplicity and cost reduction, silicide is applied to the gate electrode and the source / drain in the same manner. A Salicide (Salicide: Self Aligned Silicide) process has been developed.
상기 살리사이드 공정에서는 고융점 금속을 실리콘이 노출된 부분과 절연체가 있는 부분에 동시에 적층한 후 열처리하면, 실리콘 부분이 실리사이드화 반응을 하여 실리사이드로 형성되고 상기 절연체 상의 고융점 금속은 실리사이드화 반응을 하지 않고 그대로 존재한다. 그러므로, 상기 실리사이드만 남기기 위해 상기 반응하지 않은 고융점 금속만을 선택적으로 식각하여 제거한다.In the salicide process, when a high melting point metal is laminated on a silicon exposed part and an insulator at the same time, and then heat treated, the silicon part is silicided to form a silicide, and the high melting point metal on the insulator undergoes a silicideation reaction. It does not exist. Therefore, only the unreacted high melting point metal is selectively etched away to leave only the silicide.
상기 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학기상증착공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정이 유망하게 사용되고 있다.As the salicide process has been applied to the manufacture of transistors, the salicide formation process by the conventional chemical vapor deposition process has been replaced, and in particular, the titanium silicide process having good electrical resistance of metal and silicide electrical resistance has been manufactured. The process is promising.
종래에는 도 1에 도시된 바와 같이, 반도체 기판(10), 예를 들어 P형 실리콘 기판의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의 필드영역에 절연막의 아이솔레이션층(11)을 형성시킨다. 이어서, 상기 반도체 기판(10)의 액티브영역 상에 트랜지스터의 게이트 절연막(13), 예를 들어 게이트 산화막을 열산화공정에 의해 성장시키고 상기 게이트 절연막(13) 상에 다결정 실리콘층을 적층시킨 후 상기 다결정 실리콘층을 사진식각공정에 의해 식각함으로써 게이트 전극(15)의 패턴을 형성시킨다. 그런 다음, 상기 게이트 전극(15) 및 상기 액티브영역 상에 측벽 절연막(17), 예를 들어 TEOS 산화막을 적층시킨 후 상기 측벽 절연막(17) 상에 스페이서(19)를 위한 절연막, 예를 들어 질화막을 적층시키고 에치백공정으로 처리함으로써 상기 게이트 전극(15)의 측벽에 스페이서(19)를 형성시킨다. 이어서, 상기 게이트 전극(15)과 상기 스페이서(19)를 마스크로 이용하여 n형 불순물을 이온주입함으로써 자기 정렬된 소오스/드레인(S/D)을 형성시킨다. 이어서, 상기 게이트 전극(15)과 상기 소오스/드레인(S/D) 상의 측벽 절연막(17)을 습식 식각시킴으로써 상기 게이트 전극(15)과 상기 소오스/드레인(S/D)의 표면을 노출시킨다. 이후, 상기 결과 구조의 전면에 티타늄(Ti)과 같은 고융점 금속을 스퍼터링공정에 의해 적층시키고, 상기 티타늄을 700∼800℃의 온도에서 열처리시킨다. 따라서, 실리콘이 노출된 부분, 즉 상기 소오스/드레인(S/D)의 표면에 티타늄 실리사이드층(23)이 형성되고 아울러 상기 게이트 전극(15)의 표면에도 티타늄 실리사이드층(23)이 형성된다. 그런 다음, 암모니아 용액에 의한 습식 식각공정에 의해 상기 미반응한 고융점 금속을 제거한다. 이어서, 상기 결과 구조물 상에 식각정지막(27), 예를 들어 질화막을 적층시키고 상기 식각정지막(27)을 적층시킨다. In the related art, as shown in FIG. 1, an isolation layer 11 of an insulating film is formed in a field region of the semiconductor substrate 10 to define an active region of the semiconductor substrate 10, for example, a P-type silicon substrate. . Subsequently, a gate insulating film 13, for example, a gate oxide film of a transistor, is grown on the active region of the semiconductor substrate 10 by a thermal oxidation process, and a polycrystalline silicon layer is deposited on the gate insulating film 13. The pattern of the gate electrode 15 is formed by etching the polycrystalline silicon layer by a photolithography process. Then, a sidewall insulating film 17, for example, a TEOS oxide film is laminated on the gate electrode 15 and the active region, and then an insulating film, for example, a nitride film for the spacer 19, on the sidewall insulating film 17. The spacers 19 are formed on the sidewalls of the gate electrode 15 by stacking the layers and performing an etch back process. Subsequently, self-aligned source / drain (S / D) is formed by ion implantation of n-type impurities using the gate electrode 15 and the spacer 19 as a mask. Subsequently, the surface of the gate electrode 15 and the source / drain S / D are exposed by wet etching the sidewall insulating layer 17 on the gate electrode 15 and the source / drain S / D. Thereafter, a high melting point metal such as titanium (Ti) is laminated on the entire surface of the resulting structure by a sputtering process, and the titanium is heat-treated at a temperature of 700 to 800 ° C. Accordingly, the titanium silicide layer 23 is formed on the silicon exposed portion, that is, the surface of the source / drain S / D, and the titanium silicide layer 23 is also formed on the surface of the gate electrode 15. Then, the unreacted high melting point metal is removed by a wet etching process with an ammonia solution. Subsequently, an etch stop layer 27, for example, a nitride layer is stacked on the resultant structure, and the etch stop layer 27 is stacked.
그런데, 종래에는 상기 게이트 전극(15)의 표면, 즉 상부면이 노출되기 때문에 상기 게이트 전극(15)의 상부면에만 실리사이드층(25)이 형성된다. 그러므로, 상기 게이트 전극(15)의 상부면을 제외한 측면에는 실리사이드층을 전혀 형성하지 않기 때문에 상기 실리사이드층(25)의 면적 증가에 한계가 있다. 이로써, 상기 게이트 전극(15)의 저항이 낮아지기 어렵고 반도체소자의 동작 속도가 저하된다.However, since the surface of the gate electrode 15, that is, the upper surface, is exposed in the related art, the silicide layer 25 is formed only on the upper surface of the gate electrode 15. Therefore, since no silicide layer is formed on the side surface except the upper surface of the gate electrode 15, there is a limit to the increase in the area of the silicide layer 25. As a result, the resistance of the gate electrode 15 is less likely to decrease, and the operation speed of the semiconductor device is lowered.
이를 개선하기 위해 상기 스페이서(19)를 상기 게이트 전극(15)보다 낮게 에치백공정에 의해 형성하여 상기 게이트 전극(15)의 측면 상측부 상의 측벽 절연막(17)을 노출시키는 경우, 상기 게이트 전극(15)의 상부면 상의 측벽 절연막(17)인 산화막이 손상을 받기 쉽고 나아가 게이트 전극(15)의 상부면이 손상을 받기 쉽다. 이는 상기 에치백공정에서 CF4, 아르곤(Ar)과 같은 가스가 사용되므로 상기 스페이서(19)용 질화막과 상기 측벽 절연막(17)용 산화막의 식각 선택비가 낮기 때문이다.In order to improve this, when the spacer 19 is formed lower than the gate electrode 15 by an etch back process to expose the sidewall insulating layer 17 on the upper side of the gate electrode 15, the gate electrode ( The oxide film, which is the sidewall insulating film 17 on the upper surface of 15, is susceptible to damage, and furthermore, the upper surface of the gate electrode 15 is susceptible to damage. This is because the etching selectivity of the nitride film for the spacer 19 and the oxide film for the sidewall insulating film 17 is low because gases such as CF 4 and argon (Ar) are used in the etch back process.
더욱이, 상기 스페이서(19)의 형성 후에는 상기 노출된 측벽 절연막(17)을 습식 식각공정에 의해 제거함으로써 상기 게이트 전극(15)의 상부면 및 측벽 상측부를 노출시킨다. 이때, 상기 측벽 절연막(17)과 상기 스페이서(19) 사이의 계면을 통해 식각액이 침투함으로써 상기 측벽 절연막(17)이 일부 식각되어버린다. 이는 후속의 식각정지막(25)의 적층이 진행되고 나면, 빈 공간인 보이드(Void)(28),(29)의 생성을 가져온다.Furthermore, after the spacer 19 is formed, the exposed sidewall insulating layer 17 is removed by a wet etching process to expose the upper surface and the upper sidewall of the gate electrode 15. At this time, the etching solution penetrates through the interface between the sidewall insulating layer 17 and the spacer 19 to partially etch the sidewall insulating layer 17. This leads to the generation of voids 28 and 29 which are empty spaces after the subsequent lamination of the etch stop layer 25 is performed.
따라서, 본 발명의 목적은 실리사이드의 면적을 확대하여 게이트 전극의 저항을 저감시킴으로써 동작 속도를 향상시키도록 한 반도체소자의 제조방법을 제공하는데 있다. Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device to improve the operation speed by enlarging the area of silicide to reduce the resistance of the gate electrode.
본 발명의 다른 목적은 식각정지막의 내부에 보이드의 생성을 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다. Another object of the present invention is to provide a method of manufacturing a semiconductor device to prevent the generation of voids in the etch stop film.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은반도체 기판의 일부 영역 상에 다결정 실리콘층의 게이트 전극의 패턴을 형성시키는 단계;상기 게이트 전극의 측벽에 측벽 절연막과 스페이서용 절연막을 적층시킨 후 상기 게이트 전극의 측벽에 상기 게이트 전극보다 낮은 스페이서를 형성시킴과 아울러 상기 게이트 전극의 상부면 및 측벽 상측부 상의 측벽 절연막과 상기 반도체 기판의 액티브 영역 상의 측벽 절연막을 노출시키는 단계;상기 노출된 측벽 절연막을 식각시킴으로써 상기 게이트 전극의 상부면 및 측벽 상측부와 상기 반도체 기판의 액티브 영역을 노출시킴과 아울러 상기 측벽 상측부와 상기 스페이서의 사이 및 상기 액티브 영역과 상기 스페이서의 사이에 위치한 측벽 절연막의 에지에 홈부를 각각 형성시키는 단계;상기 게이트 전극과 상기 스페이서를 마스크로 이용하여 상기 반도체 기판의 액티브영역에 소오스/드레인을 형성시키는 단계;상기 게이트 전극과 상기 소오스/드레인의 표면에 실리사이드층을 형성시키는 단계; 및According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a pattern of a gate electrode of a polycrystalline silicon layer on a portion of a semiconductor substrate; Forming a spacer lower than the gate electrode on the sidewalls of the gate electrode and exposing a sidewall insulating film on an upper surface and an upper sidewall of the gate electrode and a sidewall insulating film on an active region of the semiconductor substrate after the stacking; Etching the sidewall insulating film to expose the upper surface and the upper sidewall of the gate electrode and the active region of the semiconductor substrate, and the sidewall insulating layer positioned between the upper sidewall and the spacer and between the active region and the spacer. Grooves at the edges of the Forming a source / drain in an active region of the semiconductor substrate using the gate electrode and the spacer as a mask; forming a silicide layer on surfaces of the gate electrode and the source / drain; And
상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 원자층 적층공정에 의해 식각정지막을 적층시켜 상기 측벽 절연막의 홈부에 보이드 생성을 억제시키는 단계를 포함하는 것을 특징으로 한다.바람직하게는, 상기 스페이서를 상기 측벽 절연막과 상기 스페이서용 절연막의 식각 선택비가 50∼100: 1인 범위에서 에치백공정에 의해 형성시킬 수 있다.And laminating an etch stop film on the entire surface of the semiconductor substrate including the gate electrode by an atomic layer lamination process to suppress void generation in the groove portion of the sidewall insulating film. The etching selectivity of the sidewall insulating film and the spacer insulating film can be formed by an etch back process in a range of 50 to 100: 1.
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바람직하게는, 상기 스페이서를 HBR, Cl2, O2 가스를 사용한 에치백공정에 의해 형성시킬 수가 있다.Preferably, the spacer can be formed by an etch back process using HBR, Cl 2 , O 2 gas.
바람직하게는, 상기 식각정지막을 원자층 적층 공정에 의해 300∼400Å의 두께로 적층시킬 수가 있다. Preferably, the etch stop film can be laminated to a thickness of 300 to 400 kPa by an atomic layer lamination step.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 2 내지 도 6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.2 to 6 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2를 참조하면, 먼저, 반도체 기판(10), 예를 들어 P형 단결정 실리콘 기판의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의 필드영역에 산화막과 같은 아이솔레이션층(11)을 형성시킨다. 여기서, 상기 아이솔레이션층(11)이 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성된다. 또한, 상기 아이솔레이션층(11)은 로코스(LOCOS: Local Oxidation of Silicon) 공정 등에 의해 형성되는 것도 가능하다.Referring to FIG. 2, first, an isolation layer 11 such as an oxide film is formed in a field region of the semiconductor substrate 10 to define an active region of the semiconductor substrate 10, for example, a P-type single crystal silicon substrate. . Here, the isolation layer 11 is formed by a shallow trench isolation (STI) process. In addition, the isolation layer 11 may be formed by a LOCOS (Local Oxidation of Silicon) process.
그런 다음, 상기 반도체 기판(10) 상에 게이트 절연막(13), 예를 들어 산화막을 열산화공정에 의해 100Å 정도의 두께로 성장시키고, 상기 게이트 절연막(13) 상에 게이트 전극(15)을 위한 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학기상증착공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 사진식각공정을 이용하여 상기 액티브영역의 반도체 기판(10)의 일부분 상에 게이트 전극(15)의 패턴을 형성시킨다.Thereafter, a gate insulating layer 13, for example, an oxide layer, is grown on the semiconductor substrate 10 to a thickness of about 100 μs by a thermal oxidation process, and the gate insulating layer 13 is formed on the gate insulating layer 13. The polycrystalline silicon layer is laminated to a thickness of 2000 to 3000 GPa. In this case, the polycrystalline silicon layer may be doped while being laminated by a chemical vapor deposition process, or may be doped by an ion implantation process after completion of lamination. Subsequently, a pattern of the gate electrode 15 is formed on a portion of the semiconductor substrate 10 in the active region by using a photolithography process.
이후, 상기 결과 구조의 전면에 측벽 절연막(17), 예를 들어 TEOS 산화막을 200∼300Å의 두께로 적층시키고 상기 측벽 절연막(17) 상에 스페이서를 위한 절연막, 예를 들어 질화막(19)을 700∼900Å의 두께로 적층시킨다.Subsequently, a sidewall insulating film 17, for example, a TEOS oxide film, is stacked on the front surface of the resultant structure to a thickness of 200 to 300 占 퐉, and an insulating film for spacers, for example, a nitride film 19 is formed on the sidewall insulating film 17. It is laminated at a thickness of ˜900 kPa.
도 3을 참조하면, 상기 스페이서를 위한 절연막(19)이 적층되고 나면, 상기 절연막을 에치백공정에 의해 상기 층간 절연막(17)이 노출될 때까지 식각시켜 상기 스페이서(19)를 형성시킨다. 이때, 상기 스페이서(19)는 상기 게이트 전극(15)의 상부면보다 두께(T)만큼 낮게 형성시킴으로써 상기 게이트 전극(15)의 측벽 상층부 상의 측벽 절연막(17)을 노출시키는 것이 바람직하다. 이는 상기 게이트 전극(15)에 실리사이드층이 형성될 면적을 확장시킴으로써 상기 게이트 전극(15)의 저항을 저감시키기 위함이다.Referring to FIG. 3, after the insulating films 19 for the spacers are stacked, the insulating films are etched until the interlayer insulating film 17 is exposed by an etch back process to form the spacers 19. In this case, the spacer 19 may be formed to have a thickness T lower than the top surface of the gate electrode 15 to expose the sidewall insulating layer 17 on the sidewall upper layer of the gate electrode 15. This is to reduce the resistance of the gate electrode 15 by expanding the area in which the silicide layer is to be formed on the gate electrode 15.
여기서, 상기 에치백공정에서 HBR, Cl2, O2 가스가 사용되므로 상기 스페이서(19)용 질화막과 상기 측벽 절연막(17)용 산화막의 식각 선택비가 50∼100: 1의 높은 값을 갖는다. 그 결과, 상기 스페이서(19)의 형성이 되더라도 상기 측벽 절연막(17)의 식각 손상이 방지될 수가 있다.Here, since HBR, Cl 2 and O 2 gas are used in the etch back process, the etching selectivity of the nitride film for the spacer 19 and the oxide film for the sidewall insulating film 17 has a high value of 50 to 100: 1. As a result, even if the spacers 19 are formed, etching damage of the sidewall insulating layer 17 can be prevented.
도 4를 참조하면, 상기 스페이서(19)의 형성이 완료되고 나면, 예를 들어 불산(HF) 증기를 이용한 습식 식각공정을 이용하여 상기 게이트 전극(15)의 상부면 및 측벽 상측부의 측벽 절연막(17)을 식각시키고 아울러 소오스/드레인이 형성될 액티브영역 상의 측벽 절연막(17)을 식각시킴으로써 상기 게이트 전극(15)의 상부면 및 측벽 상측부와 아울러 상기 소오스/드레인이 형성될 액티브영역의 표면을 노출시킨다.Referring to FIG. 4, after formation of the spacer 19 is completed, for example, a sidewall insulating layer of an upper surface of the gate electrode 15 and an upper sidewall of the gate electrode 15 may be subjected to a wet etching process using hydrofluoric acid (HF) vapor. 17) and the sidewall insulating layer 17 on the active region where the source / drain is to be etched to etch the upper surface of the gate electrode 15 and the upper sidewall of the sidewall and the surface of the active region where the source / drain is to be formed. Expose
따라서, 상기 게이트 전극(15)의 표면에 형성되는 실리사이드층의 면적을 확대 가능하므로 상기 게이트 전극(15)의 저항 저감이 이루어질 수 있다.Therefore, since the area of the silicide layer formed on the surface of the gate electrode 15 can be enlarged, the resistance of the gate electrode 15 can be reduced.
한편, 상기 습식 식각공정에서 상기 측벽 상측부와 상기 스페이서의 사이 및 상기 액티브 영역과 상기 스페이서의 사이에 위치한 측벽 절연막의 에지에 각각 홈부(21), (23)이 각각 형성된다. 이는 후속의 식각정지막을 적층할 때 보이드를 유발시키는 원인으로 작용하므로 상기 보이드를 유발시키지 않으면서 상기 식각정지막을 적층시키는 공정이 요구된다.In the wet etching process, grooves 21 and 23 are formed at edges of the sidewall insulating layer positioned between the upper sidewall of the sidewall and the spacer and between the active region and the spacer, respectively. Since this acts as a cause of causing voids when laminating subsequent etch stop films, a process of laminating the etch stop films without causing the voids is required.
도 5를 참조하면, 상기 습식 식각공정이 완료되고 나면, 상기 결과 구조의 전면에 티타늄(Ti)과 같은 고융점 금속을 스퍼터링공정에 의해 적층시키고, 상기 티타늄을 700∼800℃의 온도에서 열처리시킨다. 따라서, 실리콘이 노출된 부분, 즉 상기 소오스/드레인(S/D)의 표면에 티타늄 실리사이드층(35)이 형성되고 아울러 상기 게이트 전극(15)의 표면에도 티타늄 실리사이드층(35)이 형성된다. 그런 다음, 암모니아 용액에 의한 습식 식각공정에 의해 상기 미반응한 고융점 금속을 제거시킨다.Referring to FIG. 5, after the wet etching process is completed, a high melting point metal such as titanium (Ti) is laminated on the entire surface of the resulting structure by a sputtering process, and the titanium is heat-treated at a temperature of 700 to 800 ° C. . Accordingly, the titanium silicide layer 35 is formed on the silicon exposed portion, that is, the surface of the source / drain S / D, and the titanium silicide layer 35 is also formed on the surface of the gate electrode 15. Then, the unreacted high melting point metal is removed by a wet etching process with an ammonia solution.
여기서, 상기 게이트 전극(15)의 상부면 및 측벽 상측부가 노출되므로 상기 티타늄 실리사이드층(35)이 도 1의 티타늄 실리사이드층(25)의 면적보다 넓다. 그러므로, 상기 본 발명의 게이트 전극의 저항이 저감되고, 나아가 반도체소자의 동작 속도가 빨라질 수 있다. Here, since the upper surface and the upper sidewall of the gate electrode 15 are exposed, the titanium silicide layer 35 is larger than the area of the titanium silicide layer 25 of FIG. 1. Therefore, the resistance of the gate electrode of the present invention can be reduced, and further, the operating speed of the semiconductor device can be increased.
도 6을 참조하면, 상기 티타늄 실리사이드층(35)의 형성이 완료되고 나면, 상기 결과 구조물 상에 식각정지막(37), 예를 들어 질화막을 300∼400Å의 두께로 적층시킨다. 이때, 기존의 식각정지막용 질화막 적층공정을 진행하면, 종래와 마찬가지로 상기 식각정지막내에 보이드가 생성되므로 이를 방지하기 위해 본 발명에서는 상기 식각정지막(37)을 원자층 적층(Atomic Layer Deposition: ALD) 공정에 의해 적층시킨다. 따라서, 상기 측벽 절연막(17)의 식각 홈부(21),(23)에 상기 식각정지막(37)이 완전히 채워지므로 상기 식각 홈부(21),(23)로 인한 보이드가 상기 식각정지막(37)에 전혀 유발되지 않는다.Referring to FIG. 6, after the formation of the titanium silicide layer 35 is completed, an etch stop layer 37, for example, a nitride layer, is deposited on the resultant structure to a thickness of 300 to 400 μm. In this case, when the conventional nitride film deposition process for the etch stop film is performed, voids are generated in the etch stop film as in the conventional art. In order to prevent this, in the present invention, the etch stop film 37 is formed by atomic layer deposition (ALD). ) By the process. Accordingly, since the etch stop layer 37 is completely filled in the etch groove portions 21 and 23 of the sidewall insulating layer 17, voids caused by the etch groove portions 21 and 23 may cause the etch stop layer 37. ) Is not caused at all.
상기 원자층 적층공정을 좀 더 상세히 언급하면, 먼저, 진공 용기에 SiCl4 가스를 유입시켜서 상기 반도체 기판의 표면과의 화학 흡착을 시킨 후 퍼지(Purge)용 가스를 유입시켜 상기 진공 용기 내의 잔류 물질을 제거시킨다. 이후, 상기 진공 용기에 NH3 가스를 유입시켜 상기 반도체 기판의 표면에 화학 흡착을 시킨다. 따라서, 원하는 막질이 적층된다. 이어서, 상기 진공 용기에 상기 퍼지용 가스를 다시 유입시켜 상기 진공 용기 내의 잔류 물질을 제거시킨다.Referring to the atomic layer deposition process in more detail, first, SiCl 4 gas is introduced into a vacuum vessel to chemically adsorb with the surface of the semiconductor substrate, and then a purge gas is introduced so that residual material in the vacuum vessel is introduced. Remove it. Subsequently, NH 3 gas is introduced into the vacuum vessel to chemically adsorb the surface of the semiconductor substrate. Thus, the desired film quality is laminated. Subsequently, the purge gas is introduced again into the vacuum vessel to remove residual substances in the vacuum vessel.
이러한 방법을 순차적으로 반복 진행시킴으로써 원하는 두께의 막을 얻을 수가 있다. 또한 화학적인 반응에 의해 상기 막을 형성함으로써 저온에서도 원하는 막질을 얻을 수가 있다. By repeating this method sequentially, a film of desired thickness can be obtained. Also, by forming the film by chemical reaction, desired film quality can be obtained even at low temperature.
이때의 화학 반응식은 3 SiCl4 + NH3 = SiN4 + HCl 의 식으로 나타낼 수 있다. 여기서, 상기 한 사이클의 주기에 따라서 상기 막의 두께가 비례하므로 상기 사이클의 진행 횟수에 따라 원하는 막의 두께를 정확하게 적층할 수가 있다. 상기 막의 증착율은 온도 영역에 따라 차이가 있는데, 250∼350℃의 온도에서 상기 막의 적층이 가능하다.The chemical reaction at this time can be represented by the formula of 3 SiCl 4 + NH 3 = SiN 4 + HCl. Here, since the thickness of the film is proportional to the cycle of the one cycle, it is possible to accurately stack the desired film thickness according to the number of times the cycle proceeds. The deposition rate of the film is different depending on the temperature range, it is possible to stack the film at a temperature of 250 ~ 350 ℃.
따라서, 본 발명은 게이트 전극의 실리사이드층의 면적을 확대함으로써 게이트 전극의 저항을 낮출 수가 있으므로 반도체소자의 동작 속도를 향상시킬 수가 있다. 또한, 본 발명은 상기 게이트 전극 상에 식각정지막을 적층할 때 보이드의 생성을 방지할 수가 있다. Therefore, the present invention can lower the resistance of the gate electrode by enlarging the area of the silicide layer of the gate electrode, thereby improving the operation speed of the semiconductor element. In addition, the present invention can prevent the generation of voids when the etch stop film is laminated on the gate electrode.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 반도체 기판의 일부 영역 상에 다결정 실리콘층의 게이트 전극의 패턴을 형성시키고, 상기 게이트 전극의 측벽에 측벽 절연막과 스페이서용 절연막을 적층시킨 후 스페이서를 상기 게이트 전극보다 낮게 형성시킴으로써 상기 게이트 전극의 상부면 및 측벽 상측부 상의 측벽 절연막을 노출시키고, 상기 스페이서를 식각마스크로 이용하여 상기 측벽 절연막의 노출된 부분을 습식 식각공정에 의해 식각함으로써 상기 게이트 전극의 상부면 및 측벽 상측부를 노출시키고 아울러 소오스/드레인이 형성될 액티브영역의 표면을 노출시키고, 상기 게이트 전극과 상기 스페이서를 마스크로 이용하여 상기 노출된 액티브영역에 소오스/드레인을 형성시키고, 상기 게이트 전극과 상기 소오스/드레인의 표면에 실리사이드층을 형성시키고, 상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 식각정지막을 적층시킨다. 상기 식각정지막은 원자층 적층공정에 의해 적층된다.As described above in detail, in the method of manufacturing a semiconductor device according to the present invention, a pattern of a gate electrode of a polysilicon layer is formed on a portion of a semiconductor substrate, and a sidewall insulating film and a spacer insulating film are laminated on sidewalls of the gate electrode. And forming a spacer lower than the gate electrode to expose the sidewall insulating film on the upper surface of the gate electrode and the upper sidewall of the gate electrode, and etching the exposed portion of the sidewall insulating film by a wet etching process using the spacer as an etching mask. Thereby exposing the top surface and upper sidewalls of the gate electrode, exposing the surface of the active region where the source / drain is to be formed, and forming the source / drain in the exposed active region using the gate electrode and the spacer as a mask. And the gate electrode and the A silicide layer is formed on the surface of the source / drain, and an etch stop layer is deposited on the entire surface of the semiconductor substrate including the gate electrode. The etch stop layer is laminated by an atomic layer deposition process.
따라서, 본 발명은 상기 게이트 전극의 상부면 및 측벽 상측부에 실리사이드층을 형성시키므로 상기 실리사이드층의 면적을 확대시키고 상기 게이트 전극의 저항을 감소시키고 나아가 반도체소자의 동작 속도를 향상시킨다. 또한, 상기 식각정지막이 적층되더라도 상기 식각정지막 내에 빈 공간인 보이드가 생성되지 않는다. Therefore, the present invention forms a silicide layer on the upper surface and the upper sidewall of the gate electrode, thereby increasing the area of the silicide layer, reducing the resistance of the gate electrode and further improving the operation speed of the semiconductor device. Further, even when the etch stop layers are stacked, voids that are empty spaces are not generated in the etch stop layers.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다. On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
도 1은 종래 기술에 의한 반도체소자의 제조방법을 설명하기 위한 단면 구조도.1 is a cross-sectional structural view illustrating a method for manufacturing a semiconductor device according to the prior art.
도 2 내지 도 6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도. 2 to 6 are cross-sectional process diagrams showing a method for manufacturing a semiconductor device according to the present invention.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786583A (en) * | 1993-09-14 | 1995-03-31 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| US5851890A (en) * | 1997-08-28 | 1998-12-22 | Lsi Logic Corporation | Process for forming integrated circuit structure with metal silicide contacts using notched sidewall spacer on gate electrode |
| KR19990000375A (en) * | 1997-06-05 | 1999-01-15 | 문정환 | Semiconductor device manufacturing method |
| KR20010054169A (en) * | 1999-12-03 | 2001-07-02 | 박종섭 | Method for manufacturing semiconductor device |
| KR100318311B1 (en) * | 2000-01-12 | 2001-12-22 | 박종섭 | Method of forming a silicide layer in semiconductor devices |
-
2001
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786583A (en) * | 1993-09-14 | 1995-03-31 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| KR19990000375A (en) * | 1997-06-05 | 1999-01-15 | 문정환 | Semiconductor device manufacturing method |
| US5851890A (en) * | 1997-08-28 | 1998-12-22 | Lsi Logic Corporation | Process for forming integrated circuit structure with metal silicide contacts using notched sidewall spacer on gate electrode |
| KR20010054169A (en) * | 1999-12-03 | 2001-07-02 | 박종섭 | Method for manufacturing semiconductor device |
| KR100318311B1 (en) * | 2000-01-12 | 2001-12-22 | 박종섭 | Method of forming a silicide layer in semiconductor devices |
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| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20040519 Effective date: 20051025 Free format text: TRIAL NUMBER: 2004101002160; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20040519 Effective date: 20051025 |
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Payment date: 20080930 Year of fee payment: 4 |
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