KR100438768B1 - Method for selectively forming silicide to form silicide only on gate electrode without using photolithography process - Google Patents
Method for selectively forming silicide to form silicide only on gate electrode without using photolithography process Download PDFInfo
- Publication number
- KR100438768B1 KR100438768B1 KR1019970052350A KR19970052350A KR100438768B1 KR 100438768 B1 KR100438768 B1 KR 100438768B1 KR 1019970052350 A KR1019970052350 A KR 1019970052350A KR 19970052350 A KR19970052350 A KR 19970052350A KR 100438768 B1 KR100438768 B1 KR 100438768B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate electrode
- silicide
- forming
- sog
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 36
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 34
- 238000000206 photolithography Methods 0.000 title abstract description 3
- 125000006850 spacer group Chemical group 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000011521 glass Substances 0.000 claims abstract description 5
- 238000004140 cleaning Methods 0.000 claims abstract description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims 4
- 239000003870 refractory metal Substances 0.000 claims 4
- 239000010936 titanium Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001476 alcoholic effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Abstract
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 실리사이드(silicide)를 게이트 전극상에만 형성하는 방법에 관한 것이다.BACKGROUND OF THE
반도체 장치의 고집적화에 따라 디자인 룰(Design rule)이 감소하여 배선의 저저항화가 요구되는 바, 이러한 요구에 부합하는 것이 비저항이 낮은 실리사이드이다. 현재 W, Mo, Co, Ti를 이용한 실리사이드가 개발 및 사용되고 있다. 이중 일반적으로 널리 사용되는 티타늄 실리사이드는 폴리실리콘 위에 티타늄을 도포하고 600℃ 이상의 고온에서 열처리를 하여 형성된다. 디바이스내에 특정부위만 실리사이드를 요구하는 공정에서, 실리사이드를 형성하지 않는 부위는 산화막 또는 질화막으로 마스킹하여 필요한 부위만 실리사이드를 형성하는 방법을 특히 자기정렬된 실리사이드(self aligned silicide) 또는 샐리사이드(salicide) 공정이라 한다.As the integration of semiconductor devices is increased, design rules are reduced and wiring resistance is reduced, and silicides having low specific resistance are required to meet these requirements. Currently, silicides using W, Mo, Co, Ti have been developed and used. Titanium silicides, which are generally widely used, are formed by applying titanium on polysilicon and performing heat treatment at a high temperature of 600 ° C. or higher. In a process requiring only a specific portion of the silicide in the device, a method in which silicide-forming portions are masked with an oxide film or a nitride film so as to form silicide only in a required portion is particularly self aligned silicide or salicide. It is called a process.
도 1은 종래의 샐리사이드 공정을 설명하기 위한 단면도들이다. 구체적으로, 반도체 기판(1) 상에 게이트 산화막 및 게이트 도전막을 차례로 형성하고, 상기 게이트 도전막을 패터닝하여 상기 게이트 산화막의 소정영역상에 게이트 전극(5)을 형성한다. 다음에, 상기 게이트 전극(5)의 측벽에 산화물 또는 질화물로 이루어진 스페이서(7)를 통상의 방법으로 형성한다. 이때, 스페이서(7) 옆의 반도체 기판을 노출시킴으로써, 게이트 전극(5) 및 스페이서(7) 아래에 게이트 산화막 패턴(3)이 형성된다. 이어서, 상기 노출된 반도체 기판(1) 표면에 불순물을 주입하여 소오스/드레인 영역(9)을 형성한다.1 is a cross-sectional view illustrating a conventional salicide process. Specifically, a gate oxide film and a gate conductive film are sequentially formed on the
상기 소오스/드레인 영역(9)이 형성된 결과물 전면에 금속막, 예컨대 티타늄막을 형성한다. 다음에, 상기 금속막이 형성된 결과물을 소정의 열처리 공정으로 어닐링시켜 금속막과 게이트 전극(5) 및 소오스/드레인 영역(9)의 실리콘 원자들을 서로 반응시켜 게이트 전극(5) 및 소오스/드레인 영역(9) 표면에 각각 제1 실리사이드막(11a) 및 제2 실리사이드막(11b)을 선택적으로 형성한다. 이때, 스페이서(7) 표면에는 반응하지 않은 티타늄막(11c)이 존재한다. 이어서, 상기 열처리 공정이 실시된 결과물을 황산 용액에 담구어 상기 반응하지 않은 티타늄막을 제거한다.A metal film, for example a titanium film, is formed over the entire surface of the resultant source /
최근 들어 디바이스가 복잡화되면서 동일 디바이스 내에서 디램(DRAM), 로직(LOGIC), 아날로그(ANALOG) 등이 함께 존재하게 됨에 따라 디바이스 내에 실리사이드가 형성되는 부위와 형성되지 않는 부위가 동시에 존재함으로 인해 선택적인 실리사이드 형성 공정이 요구된다. 특히, DRAM의 경우는 게이트 전극에만 실리사이드를 선택적으로 형성하는 것이 요구되는데, 상기 종래의 실리사이드 형성방법에 의할 경우, 게이트 전극(5)의 표면에만 선택적으로 실리사이드를 형성하기 어려운 문제점이 있다. 이 경우 종래에는 미스얼라인(misalign)이 작은 사진(Photo) 작업을 실시하여 게이트 부위를 오픈(open)하고 실리사이드를 형성하여야만 하였다. 그러나, 이는 공정이 복잡하고, 원하는 패턴을 얻기 어려운 단점이 있다.Recently, as the device is complicated, DRAM, LOGIC, ANALOG, etc. exist together in the same device. Silicide formation process is required. In particular, in the case of DRAM, it is required to selectively form silicide only on the gate electrode. However, according to the conventional silicide forming method, it is difficult to selectively form silicide only on the surface of the
본 발명이 이루고자 하는 기술적 과제는, 사진 공정을 사용하지 않고 게이트 전극 위에만 실리사이드를 선택적으로 형성하는 방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a method for selectively forming silicide only on the gate electrode without using a photolithography process.
도 1 은 종래의 실리사이드 형성방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view illustrating a conventional silicide forming method.
도 2 내지 도 8은 본 발명의 일실시예에 따른 실리사이드 형성방법을 설명하기 위한 단면도들이다.2 to 8 are cross-sectional views illustrating a silicide forming method according to an embodiment of the present invention.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 실리사이드 형성방법을 설명하기 위한 단면도들이다.9 and 10 are cross-sectional views illustrating a silicide forming method according to another exemplary embodiment of the present invention.
상기 과제를 이루기 위하여 본 발명의 일실시예에 따른 방법은, 반도체 기판상에 게이트 전극 및 소오스/드레인 영역을 형성한 후 상기 게이트 전극의 측벽에 스페이서를 형성한다. 이어, 상기 게이트 전극 및 스페이서가 형성된 반도체 기판상에 버퍼 산화막을 형성하고, 상기 버퍼 산화막상에 SOG(Spin On Glass)막을 도포한 후 게이트 전극 상부면이 노출되도록 SOG막 및 버퍼 산화막을 식각한다. 상기 버퍼 산화막상에 잔존하는 SOG 막을 제거한 후, 상기 결과물상에 금속막을 형성하고 어닐링하여 실리사이드막을 형성한다.In order to achieve the above object, a method according to an embodiment of the present invention forms a gate electrode and a source / drain region on a semiconductor substrate, and then forms spacers on sidewalls of the gate electrode. Subsequently, a buffer oxide film is formed on the semiconductor substrate on which the gate electrode and the spacer are formed, and a SOG (Spin On Glass) film is coated on the buffer oxide film, and the SOG film and the buffer oxide film are etched to expose the top surface of the gate electrode. After removing the SOG film remaining on the buffer oxide film, a metal film is formed and annealed on the resultant to form a silicide film.
본 발명의 다른 실시예에 따르면, 상기 SOG막을 제거하는 단계는 생략하거나, 상기 금속 실리사이드막을 형성하는 단계 이후에 실시하는 것을 포함한다.According to another embodiment of the present invention, removing the SOG film may be omitted or may be performed after the forming of the metal silicide film.
이하, 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.
실시예1Example 1
도 2 내지 도 8은 본 발명의 일실시예에 의한 선택적 실리사이드 형성방법을 설명하기 위해 도시한 단면도들이다.2 to 8 are cross-sectional views illustrating a method of forming a selective silicide according to an embodiment of the present invention.
도 2를 참조하면, 먼저 반도체 기판(21), 예컨대 제1 도전형으로서 p형의 실리콘 기판 상에 게이트 절연막 및 게이트 도전막을 차례로 형성한다. 여기서, 상기 게이트 절연막 및 게이트 도전막은 각각 열산화막 및 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 이어서, 상기 게이트 도전막을 패터닝하여 상기 게이트 절연막의 소정영역상에 게이트 전극(25)을 형성한다. 다음에, 상기 게이트 전극(25)이 형성된 결과물 전면에 절연막, 예컨대 실리콘 산화막 또는 실리콘 질화막을 형성한다. 이어서, 상기 절연막을 이방성 식각하여 상기 게이트 전극(25) 측벽에 스페이서(27)를 형성한 다음, 계속해서 게이트 절연막을 식각하여 스페이서(27) 옆의 반도체기판(21)을 노출시킴과 동시에 게이트 전극(25) 및 스페이서(27) 아래에 게이트 절연막 패턴(23)을 형성한다. 다음에, 상기 게이트 전극(25) 및 스페이서(27)를 이온주입 마스크로 하여 상기 노출된 반도체 기판(21) 표면에 제1 도전형과 반대되는 제2 도전형, 즉 N형의 불순물을 이온주입하여 카운터 도우핑된 불순물 영역, 즉 소오스/드레인 영역(29)을 형성한다.Referring to FIG. 2, a gate insulating film and a gate conductive film are sequentially formed on a
도 3을 참조하면, 상기 소오스/드레인 영역(29)이 형성된 결과물 전면에 버퍼 산화막(31)을 도포한다. 상기 버퍼 산화막은 원하지 않는 영역에 실리사이드가 형성되는 것을 방지하는 것으로서, 두께가 50 내지 5000Å인 것이 바람직하다.Referring to FIG. 3, a
도 4를 참조하면, 상기 버퍼 산화막상에 SOG(spin On Glass)막(33)을 100 내지 5000Å의 두께로 스핀 코팅한다. SOG는 액체 형태로 적용되기 때문에 보이드를 발생시키지 않고 좁은 공간을 채우는 장점이 있다. SOG 물질은 알콜성 용매에 혼합된 실록산 또는 실리케이트로서 이를 베이킹하면 용매는 날아가고 고체인 막이 남게 되는데, 이 고체막은 SiO2막과 유사한 성질을 보인다.Referring to FIG. 4, a spin on glass (SOG)
본 발명의 SOG는 유기계와 무기계 모두를 포함하는 것이다. 유기 SOG는 공정의 단순화, 우수한 평탄도 및 저온 열처리 공정 적용가능성 등의 장점이 있는 반면, 그 막 내에 탄소성분을 함유하기 쉬우며 600℃ 이상에서는 크랙이 생성되는 단점이 있다. 이에 비해 무기 SOG는 막내에 탄소를 함유하고 있지 않아 열처리 단계에서 크랙이 생성되지 않는 장점이 있다.SOG of the present invention includes both organic and inorganic. Organic SOG has advantages such as simplification of process, excellent flatness, and low temperature heat treatment process applicability. However, organic SOG is easy to contain a carbon component in the film and has a disadvantage of cracking at 600 ° C. or higher. In contrast, inorganic SOG does not contain carbon in the film, so there is an advantage in that no crack is generated in the heat treatment step.
상기한 바와 같이 SOG층을 코팅한 후 50 내지 400℃에서 1초 내지 60분간 열처리한다. 이와 같은 열처리는 SOG층을 안정된 막으로 만든다. 그 결과, 도시된 바와 같이 게이트 전극 사이는 SOG로 채워지고, 게이트 전극의 표면에는 SOG막이 얇게 형성된다.As described above, the SOG layer is coated and then heat treated at 50 to 400 ° C. for 1 second to 60 minutes. This heat treatment makes the SOG layer a stable film. As a result, as shown, the gate electrodes are filled with SOG, and the SOG film is thinly formed on the surface of the gate electrodes.
도 5를 참조하면, 게이트 전극상에 존재하는 SOG막(33)과 버퍼 산화막(31)을 건식 식각하여, 게이트 전극의 상부면이 노출되도록 한다.Referring to FIG. 5, the
도 6을 참조하면, 게이트 전극 사이에 잔류하는 SOG막(33)을 통상의 습식 식각 공정을 사용하여 제거한다.Referring to FIG. 6, the
도 7을 참조하면, 상기의 결과물 전면에 금속막(35), 예컨대 타이타늄막을 형성한다.Referring to FIG. 7, a
도 8을 참조하면, 상기 결과물을 소정의 온도에서 어닐링시킴으로써 게이트 전극(25)상에 금속막과 실리콘 원자들이 서로 반응하여 실리사이드막(37)을 형성한다. 이어, 세정 공정을 사용하여 게이트 전극의 표면을 제외한 영역, 즉, 스페이서의 표면 및 버퍼 산화막 표면에 반응하지 않고 잔류하는 금속을 제거한다. 구체적으로 설명하면, 상기 금속 실리사이드막이 형성된 결과물을 특정 화학용액, 예컨대 황산용액에 담구어 상기 금속 잔여물층 내의 미반응된 금속을 제거한다.Referring to FIG. 8, by annealing the resultant at a predetermined temperature, a metal film and silicon atoms react with each other on the
실시예2Example 2
본 발명의 다른 실시예에 의하면, 상기 게이트 전극(25) 사이에 잔류하는 SOG막(33)을 제거하는 단계(도 6)는 상기 게이트 전극상에 선택적으로 금속 실리사이드막(37)을 형성한 이후에 실시할 수도 있다.According to another embodiment of the present invention, the step of removing the
구체적으로 도 9를 참조하면, SOG 막의 건식 식각 공정(도 6) 이후에 잔류 SOG막(63)을 제거하지 않고 금속(65)을 도포한다.Specifically, referring to FIG. 9, after the dry etching process (FIG. 6) of the SOG film, the
도 10을 참조하면, 상기 결과물을 600℃ 이상의 온도에 열처리하여 실리사이드(67)를 형성하고 난 후, SOG막(63)을 제거하여, 도 8과 같은 결과물을 얻는다.Referring to FIG. 10, after the resultant is heat-treated at a temperature of 600 ° C. or higher to form
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다. 예컨대, 본 발명의 또 다른 실시예에 의하면 버퍼 산화막상에 잔류나는 SOG막(63)을 제거하지 않을 수도 있다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art. For example, according to another embodiment of the present invention, the
상술한 바와 같이 본 발명에 따른 선택적 실리사이드 형성방법에 의하면, SOG막을 이용하여 게이트 전극 사이를 채움으로써 게이트 전극의 상부면만 선택적으로 노출하는 것이 가능하게 되어 그 상부면에만 선택적으로 금속 실리사이드막을 형성할 수 있게 되어, 종래의 사진 공정에 비하여 형성공정이 간단하다.As described above, according to the selective silicide forming method according to the present invention, by filling the gate electrodes using the SOG film, it is possible to selectively expose only the upper surface of the gate electrode to selectively form the metal silicide film only on the upper surface thereof. As a result, the forming process is simple as compared with the conventional photographic process.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970052350A KR100438768B1 (en) | 1997-10-13 | 1997-10-13 | Method for selectively forming silicide to form silicide only on gate electrode without using photolithography process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970052350A KR100438768B1 (en) | 1997-10-13 | 1997-10-13 | Method for selectively forming silicide to form silicide only on gate electrode without using photolithography process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990031569A KR19990031569A (en) | 1999-05-06 |
| KR100438768B1 true KR100438768B1 (en) | 2004-07-16 |
Family
ID=37348989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970052350A KR100438768B1 (en) | 1997-10-13 | 1997-10-13 | Method for selectively forming silicide to form silicide only on gate electrode without using photolithography process |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100438768B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356472B1 (en) * | 2000-12-29 | 2002-10-14 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939070A (en) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| KR19980056167A (en) * | 1996-12-28 | 1998-09-25 | 김영환 | Silicide Formation Method of Semiconductor Device |
| KR19990026903A (en) * | 1997-09-26 | 1999-04-15 | 구본준 | Manufacturing method of semiconductor device |
| US6060387A (en) * | 1995-11-20 | 2000-05-09 | Compaq Computer Corporation | Transistor fabrication process in which a contact metallization is formed with different silicide thickness over gate interconnect material and transistor source/drain regions |
-
1997
- 1997-10-13 KR KR1019970052350A patent/KR100438768B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939070A (en) * | 1982-08-27 | 1984-03-03 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| US6060387A (en) * | 1995-11-20 | 2000-05-09 | Compaq Computer Corporation | Transistor fabrication process in which a contact metallization is formed with different silicide thickness over gate interconnect material and transistor source/drain regions |
| KR19980056167A (en) * | 1996-12-28 | 1998-09-25 | 김영환 | Silicide Formation Method of Semiconductor Device |
| KR19990026903A (en) * | 1997-09-26 | 1999-04-15 | 구본준 | Manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990031569A (en) | 1999-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH113992A (en) | Semiconductor device and manufacture thereof | |
| JPS5826184B2 (en) | Zetsuen Gate Denkai Kouka Transistor No. | |
| JPH08330511A (en) | Semiconductor device and its manufacture | |
| JP3539491B2 (en) | Method for manufacturing semiconductor device | |
| JP2003197639A (en) | Semiconductor element and method of forming it | |
| KR100438768B1 (en) | Method for selectively forming silicide to form silicide only on gate electrode without using photolithography process | |
| JP3923218B2 (en) | Manufacturing method of semiconductor device | |
| KR100356807B1 (en) | Method for forming gate of semicoductor device | |
| KR100209280B1 (en) | Method for forming a contact of semiconductor device | |
| KR100190367B1 (en) | Method of forming an element isolation film in a semiconductor device | |
| JPH1064898A (en) | Manufacturing method of semiconductor device | |
| KR100258347B1 (en) | Manufacture method of semiconductor apparatus | |
| KR100448087B1 (en) | Method for fabricating spacer of transistor to obtain good profile of subsequent interlayer dielectric | |
| KR100190061B1 (en) | Method for forming a silicide | |
| KR100418571B1 (en) | Method for fabricating MOSFET with lightly doped drain structure | |
| KR100412147B1 (en) | Method of fabricating a semiconductor device | |
| KR100412137B1 (en) | Method for forming gate spacer of semiconductor device | |
| KR100273322B1 (en) | Method for fabricating semiconductor device | |
| KR100543654B1 (en) | Gate Forming Method of Semiconductor Device | |
| KR950013791B1 (en) | Making method of gate electrode on the buried contact | |
| JPH0846187A (en) | Manufacture of transistor | |
| KR100296125B1 (en) | Gate electrode formation method of semiconductor device | |
| KR100474744B1 (en) | Method for fabricating gate spacer of semiconductor device | |
| KR20010008581A (en) | Method for forming contact of a semiconductor device | |
| KR100226748B1 (en) | Fabrication method for junction of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070514 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |