KR100474744B1 - Method for fabricating gate spacer of semiconductor device - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000001312 dry etching Methods 0.000 claims abstract description 10
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000012535 impurity Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Abstract
본 발명에 따른 반도체 소자의 게이트 스페이서 형성 방법은 게이트가 형성된 반도체 기판 상에 LDD 영역을 형성하는 단계와, 게이트가 형성된 반도체 기판 전면에 LP-TEOS(Low Pressure-TetraEthOxySilane) 및 PE-TEOS 산화막(Plasma Enhanced-TetraEthOxySilane)으로 이루어진 버퍼층을 형성하는 단계와, 버퍼층의 상부에 제 1포토레지스트 패턴을 형성하고, 제 1포토레지스트 패턴에 맞추어서 건식 식각하여 게이트 영역 및 LDD 영역의 버퍼층을 남기고 나머지 버퍼층을 제거하는 단계와, 결과물의 상부에 제 2포토레지스트 패턴을 형성하고, 제 2포토레지스트 패턴에 맞추어서 건식 식각하여 게이트의 상부에 버퍼층을 제거한 후에 제 2포토레지스트 패턴을 제거하여 게이트 스페이서를 형성하는 단계를 포함한다.A method of forming a gate spacer of a semiconductor device according to the present invention includes forming an LDD region on a gated semiconductor substrate, and a low pressure-tetraethoxyxylane (LP-TEOS) and a PE-TEOS oxide film (P-SMA) on the entire surface of the gated semiconductor substrate. Forming a buffer layer formed of an Enhanced-TetraEthOxySilane, and forming a first photoresist pattern on the buffer layer and dry etching the same to the first photoresist pattern to leave a buffer layer of the gate region and the LDD region and to remove the remaining buffer layer. And forming a second photoresist pattern on the resultant, dry etching the second photoresist pattern to remove the buffer layer on the gate, and then removing the second photoresist pattern to form the gate spacer. do.
본 발명에 따른 제조 방법에 의해 형성된 게이트 스페이서는 게이트의 측벽에 동일한 물질인 산화막으로 이루어져 있기 때문에, 그 두께를 조정할 수 있어 고집적도에 필요한 얇은 LDD 영역을 형성할 수 있다.Since the gate spacer formed by the manufacturing method according to the present invention is formed of an oxide film of the same material on the sidewall of the gate, its thickness can be adjusted to form a thin LDD region necessary for high integration.
Description
본 발명은 반도체 소자 제조 공정에 관한 것으로, 특히 얇은 게이트 스페이서(gate spacer)를 형성하기 위한 반도체 소자의 게이트 스페이서 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing process, and more particularly, to a method of forming a gate spacer of a semiconductor device for forming a thin gate spacer.
일반적으로 반도체 소자의 제조 공정 중에 게이트 스페이서 형성 공정은 LDD(Lightly Doped Drain)영역을 형성하기 위한 것이며, 이러한 LDD 영역은 소자에 인가되는 전압을 강하시켜 소자의 특성을 저하시키는 핫 캐리어 효과(hot carrier effect)를 감소시키게 된다.In general, the gate spacer forming process during the manufacturing process of a semiconductor device is to form a lightly doped drain (LDD) region, and the LDD region reduces a voltage applied to the device to reduce the characteristics of the device. reduce the effect.
또한 게이트 스페이서는 살리사이드(salicide) 공정에서 액티브 실리콘과 게이트의 상부에서만 선택적으로 살리사이드층이 형성되도록 하여 액티브의 단락을 방지하는데 이용된다.In addition, the gate spacer is used to prevent active short-circuit by selectively forming a salicide layer only on top of the active silicon and the gate in the salicide process.
이하 첨부된 도면을 이용하여 종래 반도체 소자의 게이트 스페이서 형성 과정을 설명한다. 도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 게이트 스페이서 형성을 위한 공정 단면도들이다.Hereinafter, a process of forming a gate spacer of a conventional semiconductor device will be described with reference to the accompanying drawings. 1A to 1D are cross-sectional views illustrating a process of forming a gate spacer of a semiconductor device according to the related art.
종래 기술의 게이트 스페이서의 형성 공정은 반도체 기판(10)상에 열산화공정을 수행하여 게이트 열산화막을 형성하고 그 위에 게이트 물질을 증착한 후에 마스크용 산화막을 형성한다. 이어서 상기 마스크용 산화막과 게이트 물질을 패터닝하여 게이트(12)를 형성한 후에 마스크용 산화막을 제거하여, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트(12)를 형성한다.In the prior art, the process of forming a gate spacer performs a thermal oxidation process on the semiconductor substrate 10 to form a gate thermal oxide film and deposits a gate material thereon to form an oxide film for a mask. Subsequently, the mask oxide film and the gate material are patterned to form the gate 12, and then the mask oxide film is removed to form the gate 12 on the semiconductor substrate 10, as shown in FIG. 1A.
도 1b 및 도 1c에 도시된 바와 같이, 도면상에는 도시되지 않았으나 게이트(12)를 마스크로 하여 LDD 불순물을 이온주입한 다음, 측벽 형성용 절연층으로서 LP-TEOS(Low Pressure-TetraEthOxySilane) 산화막(14)과 LP-질화막(16)을 순차적으로 증착한다.As shown in FIGS. 1B and 1C, LDD impurities are ion-implanted using the gate 12 as a mask, but not shown, and then a LP-TEOS (Low Pressure-TetraEthOxySilane) oxide film 14 as an insulating layer for forming sidewalls. ) And the LP-nitride film 16 are sequentially deposited.
이후, 도 1d에 도시된 바와 같이, 측벽 형성용 절연층인 LP-TEOS 산화막(14)과 LP-질화막(16)을 이방성 식각(dry etch)하여 게이트(12)의 측면에 제 1, 2스페이서(14, 16)를 형성한다.Thereafter, as shown in FIG. 1D, the LP-TEOS oxide layer 14 and the LP-nitride layer 16, which are insulating layers for forming sidewalls, are anisotropically etched to dry the first and second spacers on the side surfaces of the gate 12. (14 , 16 ).
도면에 미도시되어 있지만, 제 1, 2스페이서(14, 16) 측벽에 드러난 기판에 소오스/드레인 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성한다.Although not shown in the drawing, the first and second spacers 14 , 16 Source / drain impurity ion implantation is performed on the substrate exposed to the sidewalls to form a source / drain region.
최근에 반도체의 고집적화에 따라 게이트간의 간격이 좁아짐에 따라 두께가 얇은 게이트 스페이서가 요구되지만, 상기와 같은 종래 방법에 의해서 형성된 게이트 스페이서는 게이트간의 간격에 관계없이 일정한 두께를 갖기 때문에 소오스/드레인에 형성될 콘택 마진이 작아지는 문제가 있었다.Recently, thinner gate spacers are required as the gap between gates becomes narrower due to the higher integration of semiconductors. However, gate spacers formed by the conventional method described above are formed on the source / drain because they have a constant thickness regardless of the gap between gates. There was a problem that the contact margin to be reduced.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 두 번에 걸친 산화 공정 및 마스크 작업을 통한 건식 식각 공정을 이용하여 게이트 측벽에 얇은 게이트 스페이서를 형성하는 반도체 소자의 게이트 스페이서 형성 방법이 제공된다. An object of the present invention is to solve the problems of the prior art, a method of forming a gate spacer of a semiconductor device to form a thin gate spacer on the sidewall of the gate by using a dry etching process through two oxidation processes and mask operation. This is provided.
상기와 같은 목적을 달성하기 위하여 본 발명은, 게이트가 형성된 반도체 기판 상에 LDD 영역을 형성하는 단계와, 상기 게이트가 형성된 반도체 기판 전면에 LP-TEOS 및 PE-TEOS 산화막으로 이루어진 버퍼층을 형성하는 단계와, 상기 버퍼층의 상부에 제 1포토레지스트 패턴을 형성하고, 상기 제 1포토레지스트 패턴에 맞추어서 건식 식각하여 게이트 영역 및 LDD 영역의 버퍼층을 남기고 나머지 버퍼층을 제거하는 단계와, 결과물의 상부에 제 2포토레지스트 패턴을 형성하고, 상기 제 2포토레지스트 패턴에 맞추어서 건식 식각하여 상기 게이트의 상부에 버퍼층을 제거한 후에 상기 제 2포토레지스트 패턴을 제거하여 게이트 스페이서를 형성하는 단계를 포함한다. In order to achieve the above object, the present invention, the step of forming an LDD region on the gate formed semiconductor substrate, and forming a buffer layer consisting of LP-TEOS and PE-TEOS oxide film on the entire surface of the semiconductor substrate formed gate; And forming a first photoresist pattern on the buffer layer, dry etching the first photoresist pattern, leaving a buffer layer in the gate region and the LDD region, and removing the remaining buffer layer. Forming a photoresist pattern, dry etching the photoresist pattern to remove the buffer layer on the gate, and removing the second photoresist pattern to form a gate spacer.
이하에서 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 스페이서 형성 과정을 도시한 공정 단면도들이다.2A through 2F are cross-sectional views illustrating a process of forming a gate spacer of a semiconductor device according to the present invention.
본 발명에 따른 게이트 스페이서의 형성 공정은 반도체 기판(100)상에 열산화공정을 수행하여 게이트 열산화막 및 게이트 물질을 형성한 다음 그 위에 마스크용 산화막을 형성한다. 이어서 상기 마스크용 산화막과 게이트 물질을 패터닝한 후에 마스크용 산화막을 제거함으로써, 도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 게이트(102)를 형성한다.In the process of forming the gate spacer according to the present invention, a thermal oxidation process is performed on the semiconductor substrate 100 to form a gate thermal oxide film and a gate material, and then an oxide film for a mask is formed thereon. Subsequently, after the mask oxide film and the gate material are patterned, the mask oxide film is removed to form a gate 102 on the semiconductor substrate 100 as shown in FIG. 2A.
게이트 전극물질은 금속 또는 폴리실리콘막으로 이루어지는데, 금속으로 이루어지는 경우 예를 들어, TiN/W 또는 W이다. 상기 게이트 전극물질이 폴리실리콘으로 이루어지는 경우 예를 들어 poly-Si/WN/W, poly-Si/TiN/W, poly-Si/TiSi, 또는 poly-Si/CoSi이다.The gate electrode material is made of a metal or polysilicon film, for example, TiN / W or W. When the gate electrode material is made of polysilicon, for example, poly-Si / WN / W, poly-Si / TiN / W, poly-Si / TiSi, or poly-Si / CoSi.
도면에 미도시 되어있지만, LDD 이온주입공정을 실시하여 게이트(102) 측벽 아래 기판내에 LDD 영역을 형성한다.Although not shown in the figure, an LDD ion implantation process is performed to form an LDD region in the substrate under the sidewall of the gate 102.
도 2b에 도시된 바와 같이, 결과물의 상부에 버퍼층으로 사용되는 LP-TEOS 산화막(104)과 PE-TEOS 산화막(106)으로 이루어진 버퍼층이 형성되는데, PE-TEOS 산화막(106)은 온도 350℃∼400℃, 압력 1torr∼10torr 및 증착용 가스 TEOS, Ar, O2의 공정 조건을 갖는 PECVD 방식으로 LP-TEOS 산화막(104)의 상부 증착된다. 이때, PE-TEOS 산화막(106)은 상기와 같은 공정 조건으로 게이트(102) 측벽의 스텝커버리지(step coverage)가 상부의 스텝커버리지보다 낮게되도록 증착된다. 즉, 게이트(102)의 상부에 증착되는 PE-TEOS 산화막(106)의 스텝커버리지는 300Å∼600Å이며, 게이트(102) 측벽에 형성되는 PE-TEOS 산화막(106)의 스텝커버리지는 100Å∼300Å이다.As shown in FIG. 2B, a buffer layer composed of an LP-TEOS oxide film 104 and a PE-TEOS oxide film 106 used as a buffer layer is formed on the resultant. The PE-TEOS oxide film 106 has a temperature of 350 ° C to The upper layer of the LP-TEOS oxide film 104 is deposited by a PECVD method having a process condition of 400 ° C., a pressure of 1 tor-10 tor, and deposition gases TEOS, Ar, and O 2. At this time, the PE-TEOS oxide layer 106 is deposited such that the step coverage of the sidewall of the gate 102 is lower than the upper step coverage under the above process conditions. That is, the step coverage of the PE-TEOS oxide film 106 deposited on the gate 102 is 300 kPa to 600 kPa, and the step coverage of the PE-TEOS oxide film 106 formed on the sidewall of the gate 102 is 100 kPa to 300 kPa. .
이후, 도 2c에 도시된 바와 같이, 결과물의 상부에 사진 공정을 진행하여 포토레지스트를 균일하게 도포하고 노광 및 현상으로 후술되는 공정에서 형성될 게이트 스페이서를 정의하기 위한 제 1포토레지스트 패턴(108)을 형성한다. 제 1포토레지스트 패턴(108)에 맞추어서 건식 식각 공정을 진행하여 게이트 영역 및 LDD 영역의 버퍼층을 남기고 나머지 버퍼층(LP-TEOS 산화막(104)과 PE-TEOS 산화막(106))을 식각한다.Thereafter, as shown in FIG. 2C, the photolithography process is performed on the upper portion of the resultant to uniformly apply the photoresist and to define the gate spacers to be formed in the process described later by exposure and development. To form. The dry etching process may be performed in accordance with the first photoresist pattern 108 to etch the remaining buffer layers (LP-TEOS oxide film 104 and PE-TEOS oxide film 106), leaving a buffer layer in the gate region and the LDD region.
이후, 게이트(102)의 상부에 잔존하는 산화막을 제거하기 위하여 포토레지스트를 결과물의 균일하게 도포한 후에 노광 및 현상 공정을 통해, 도 2d에 도시된 바와 같이, 제 2포토레지스트 패턴(110)을 형성한다.Thereafter, after the photoresist is uniformly applied to remove the oxide layer remaining on the gate 102, the second photoresist pattern 110 is formed through an exposure and development process, as shown in FIG. 2D. Form.
제 2포토레지스트 패턴(110)에 맞추어서 건식 식각 공정을 진행하여, 도 2e에 도시된 바와 같이, 게이트(102)의 상부에 증착된 버퍼층인 LP-TEOS 산화막(104)과 PE-TEOS 산화막(106)을 제거한 후에 제 2포토레지스트 패턴(110)을 제거함으로써 게이트(102) 측벽에 산화막으로 이루어진 게이트 스페이서(112)를 형성한다.The dry etching process is performed in accordance with the second photoresist pattern 110, and as shown in FIG. 2E, the LP-TEOS oxide film 104 and the PE-TEOS oxide film 106, which are buffer layers deposited on the gate 102, are formed. ) And then removing the second photoresist pattern 110 to form a gate spacer 112 made of an oxide film on the sidewall of the gate 102.
도면에 미도시되어 있지만, 상기 게이트 스페이서(112) 측벽에 드러난 기판에 소오스/드레인 불순물 이온주입을 실시하여 소오스/드레인 영역을 형성한다. Although not shown in the drawing, a source / drain impurity ion implantation is performed on the substrate exposed to the sidewall of the gate spacer 112 to form a source / drain region.
상기와 같은 방법으로 형성된 게이트 스페이서(112)는 종래의 산화막과 질화막으로 이루어진 스페이서에 비해서 동일한 물질인 산화막으로 이루어지기 때문에 그 두께를 얇게 조정할 수 있어 반도체 소자의 고집적도에 필요한 얇은 LDD 영역을 형성할 수 있다.Since the gate spacer 112 formed by the above method is made of an oxide film of the same material as a spacer formed of a conventional oxide film and a nitride film, the thickness thereof can be adjusted thinly to form a thin LDD region necessary for high integration of a semiconductor device. Can be.
이상 설명한 바와 같이, 본 발명은 게이트에 LP-TEOS 산화막과 PE-TEOS 산화막을 증착한 후 두 번에 걸친 마스크 작업을 통한 건식 식각을 이용하여 게이트의 측벽에 동일한 물질인 산화막으로 이루어진 얇은 게이트 스페이서를 형성함으로써, 그 두께를 조정할 수 있어 고집적도에 필요한 얇은 LDD 영역을 형성할 수 있다.As described above, the present invention provides a thin gate spacer made of an oxide film of the same material on the sidewall of the gate using dry etching through two mask operations after depositing an LP-TEOS oxide film and a PE-TEOS oxide film on the gate. By forming, the thickness can be adjusted and a thin LDD region required for high integration can be formed.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 게이트 스페이서 형성 과정을 도시한 공정 단면도들,1A through 1D are cross-sectional views illustrating a process of forming a gate spacer of a semiconductor device according to the prior art;
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 스페이서 형성 과정을 도시한 공정 단면도들.2A to 2F are cross-sectional views illustrating a process of forming a gate spacer of a semiconductor device in accordance with the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 반도체 기판 102 : 게이트100 semiconductor substrate 102 gate
104 : LP-TEOS 산화막 106 : PE-TEOS 산화막104: LP-TEOS oxide film 106: PE-TEOS oxide film
108 : 제 1포토레지스트 패턴 110 : 제 2포토레지스트 패턴108: first photoresist pattern 110: second photoresist pattern
112 : 게이트 스페이서112: gate spacer
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0047502A KR100474744B1 (en) | 2002-08-12 | 2002-08-12 | Method for fabricating gate spacer of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0047502A KR100474744B1 (en) | 2002-08-12 | 2002-08-12 | Method for fabricating gate spacer of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040015415A KR20040015415A (en) | 2004-02-19 |
| KR100474744B1 true KR100474744B1 (en) | 2005-03-15 |
Family
ID=37321686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0047502A KR100474744B1 (en) | 2002-08-12 | 2002-08-12 | Method for fabricating gate spacer of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100474744B1 (en) |
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| Publication number | Publication date |
|---|---|
| KR20040015415A (en) | 2004-02-19 |
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