KR20010058647A - 반도체장치의 비트라인 형성방법 - Google Patents

반도체장치의 비트라인 형성방법 Download PDF

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Abstract

본 발명은 반도체장치의 비트라인 형성방법에 관한 것으로서, 스텝커버리지 특성이 불량한 텅스텐 실리사이드층(40)으로 비트라인 콘택(C)을 매립할 때 비트라인 콘택(C) 주위의 불량한 토폴로지를 스텝 커버리지 특성이 양호한 HTO산화막(50)을 텅스텐 실리사이드층(40)을 증착 한 상부에 증착함으로써 토폴로지를 향상시켜 노광공정에서의 난반사를 억제하여 비트라인(80)의 얇아짐 현상 등을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

반도체장치의 비트라인 형성방법{METHOD FOR FORMING BIT-LINE OF A SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 비트라인 형성방법에 관한 것으로서, 보다 상세하게는 비트라인 콘택 주위의 불량한 토폴로지를 스텝 커버리지 특성이 양호한 HTO계열의 산화막으로 토폴로지를 향상시킴으로써 노광공정에서의 난반사를 억제하여 비트라인의 얇아짐 현상 등을 방지할 수 있도록 한 반도체장치의 비트라인 형성방법에 관한 것이다.
반도체장치가 고집적화가 되어감에 따라 256M DRAM급 이상 소자의 비트라인 배선에 있어서, 라인이 얇아지는 얇아짐 현상이 발생하여 소자의 신뢰성을 현저하 저하시키고 있다. 이러한 비트라인의 얇아짐 현상은 주로 비트라인 콘택 주위에서 발생하며 콘택 주위의 감광막의 두께가 감소하는 것에 기인한다.
이런 비트라인 얇아짐 현상은 배선저항을 증가시키며 심한 경우에는 비트라인이 단락 되는 경우도 발생한다.
도 1은 비트라인의 얇아짐 현상과 단락된 상태 및 비트라인내에 발생된 보이드 및 홀을 나타낸 도면이다.
(가)의 'A'에서 보는 바와 같이 비트라인(80)이 얇아져 있음을 알 수 있다. 그리고, (나)의 'B'에서 보는 바와 같이 비트라인(80)이 단락되어 있는 상태를 볼 수 있다. 한편 (다)는 비트라인(80)의 단면상태에서 'C'와 같이 비트라인 콘택 부위에서 'D'와 같이 비트라인(80) 내에 보이드 및 'E'와 같이 홀이 형성되어 있는 것을 볼 수 있다.
위와 같이 비트라인(80)의 얇아짐 현상 또는 단락은 칼럼 라인에서의 페일을유발하여 소자의 신뢰성을 저하시키게 된다.
도 2는 종래 기술에 의한 반도체장치의 비트라인을 나타낸 단면도이다.
여기에 도시된 바와 같이 하부에 랜딩플러그폴리(10)를 형성한 후 절연산화막(20)을 형성한 후 노광, 식각 공정으로 비트라인 콘택(C)을 오픈한다. 그런다음 적층구조의 비트라인을 형성하기 위해 폴리실리콘층(30)과 텅스텐 실리사이드층(40)을 차례로 증착한 후 마스크질화막(60)을 증착한 후 반사방지막(70)으로 SiON을 증착하게 된다.
위와 같은 방법에 의해 비트라인(80)을 형성할 때 텅스텐 실리사이드층(40)의 스텝커버리지 특성이 열악하여 오픈된 비트라인 콘택(C)에 'F'와 같이 발생된 홀을 완전히 매립하지 못하게 되어 'G'와 같이 보이드가 형성될 뿐만 아니라 토폴로지가 불량하게 된다.
이와같이 비트라인 콘택(C) 주위의 불량한 토폴로지에 의해 노광공정시 난반사가 일어나 감광막의 두께가 국부적으로 감소하여 비트라인의 얇아짐 현상이 발생하는 문제점이 있다.
또한, 비트라인을 정의하기 위해 반사방지막으로 SiON을 증착한 후 결함을 제거하기 위해서 H2SO4+ H2O2+ H20 계열의 혼합용액으로 후속크리닝 공정을 실시하는데 이러한 혼합용액이 콘택홀 내부에서 완전히 제거되지 않아 후속 노광공정에서 난반사를 유발시킴으로써 비트라인 얇아짐 현상이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 비트라인 콘택 주위의 불량한 토폴로지에 의해 발생되는 비트라인의 얇아짐 현상을 줄이기 위해 비트라인 콘택 주위의 토폴로지를 양호하도록 하기 위해 스텝커버리지가 우수한 HTO계열의 산화막으로 매립하여 후속크리닝 공정에서 발생할 수 있는 이물질 잔류현상을 억제하고 노광공정의 난반사를 방지하여 비트라인의 얇아짐 현상을 줄일 수 있도록 한 반도체장치의 비트라인 형성방법을 제공함에 있다.
도 1은 비트라인의 얇아짐 현상과 단란된 상태 및 비트라인내에 발생된 보이드 및 홀을 나타낸 사진이다.
도 2는 종래 기술에 의한 반도체장치의 비트라인을 나타낸 단면도이다.
도 3 내지 도 7은 본 발명에 의한 반도체장치의 비트라인 형성방법을 설명하기 위한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 랜딩플러그폴리 20 : 절연산화막
30 : 폴리실리콘층 40 : 텅스텐 실리사이드층
50 : HOT산화막 60 : 마스크질화막
70 : 반사방지막 80 : 비트라인
상기와 같은 목적을 실현하기 위한 본 발명은 하부에 랜딩플러그폴리를 형성한 후 절연산화막을 형성한 후 노광, 식각 공정으로 비트라인 콘택을 오픈하는 단계와, 결과물 전면에 폴리실리콘층과 텅스텐 실리사이드층을 순차적으로 증착하는 단계와, 텅스텐 실리사이드층 상부에 HTO산화막과 마스크질화막과 반사방지막을 순차적으로 형성하는 단계와, 반사방지막을 형성한 후 노광공정을 통해 비트라인 패턴을 정의한 후 식각하여 비트라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
위와 같이 이루어진 본 발명은 스텝커버리지 특성이 불량한 텅스텐 실리사이드층이 형성될 때 발생된 비트라인 콘택 주위의 불량한 토폴로지를 HTO산화막에 의해 완전 매립함으로써 노광에 의해 비트라인 패턴을 정의할 때 난반사를 억제하여 비트라인의 얇아짐현상을 방지할 수 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 3 내지 도 7은 본 발명에 의한 반도체장치의 비트라인 형성방법을 설명하기 위한 단면도들이다.
먼저, 도 3과 같이 하부에 랜딩플러그폴리(10)를 형성한 후 절연산화막(20)을 형성한 후 노광, 식각 공정으로 비트라인 콘택(C)을 오픈한다.
이때 절연산화막(20)의 두께는 1500Å 이하로 얇게 형성한다.
그런다음 도 4와 같이 적층구조의 비트라인을 형성하기 위해 PE-CVD방법으로 폴리실리콘층(30)과 텅스텐 실리사이드층(40)을 차례로 증착한다. 그러면, 이때 스텝커버리지 특성이 불량한 텅스텐 실리사이드층(40)에 의해 비트라인 콘택(C)에 'F'와 같이 홀이 발생하게 된다.
그런다음 도 5와 같이 도 4의 'F'와 같이 발생된 홀을 매립하기 위해 스텝커버리지 특성이 우수한 HTO산화막(50)을 증착하여 홀을 완전히 매립하여 비트라인 콘택(C) 주위의 토폴로지를 양호하게 한다.
그런다음 도 6과 같이 전면에 하드마스크로 사용될 마스크질화막(60)을 증착하고 반사방지막(70)으로써 SiON을 증착하게 된다.
그런다음 도 7과 같이 노광공정으로 비트라인 패턴을 정의한 후 식각공정으로 비트라인(80)을 형성하게 된다.
이와 같이 HTO산화막(50)을 증착하여 텅스텐 실리사이드층(40)을 증착할 때 발생된 불량한 토폴로지는 양호하게 함으로써 비트라인 패턴을 정의하기 위한 노광공정시 난방사를 억제하여 감광막이 얇아지는 문제를 해결해 궁극적으로 비트라인(80)의 얇아짐 현상을 개선하게 된다.
상기한 바와 같이 본 발명은 비트라인인 텅스텐 실리사이드층을 증착한 후 HTO산화막을 증착함으로써 비트라인 콘택 주위를 토폴로지를 향상시켜 노광공정시 난반사를 억제하여 비트라인의 얇아짐 현상을 방지할 수 있는 이점이 있다.
또한, 비트라인의 얇아짐 현상이 억제됨으로써 칼럼 페일이 개선되 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 하부에 랜딩플러그폴리를 형성한 후 절연산화막을 형성한 후 노광, 식각 공정으로 비트라인 콘택을 오픈하는 단계와,
    상기 결과물 전면에 폴리실리콘층과 텅스텐 실리사이드층을 순차적으로 증착하는 단계와,
    상기 텅스텐 실리사이드층 상부에 HTO산화막과 마스크질화막과 반사방지막을 순차적으로 형성하는 단계와,
    상기 반사방지막을 형성한 후 노광공정을 통해 비트라인 패턴을 정의한 후 식각하여 비트라인을 형성하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  2. 제 1항에 있어서, 상기 절연산화막의 두께는 1500Å 이하인 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
  3. 제 1항에 있어서, 상기 폴리실리콘층 및 텅스텐 실리사이드층은 PE-CVD방법으로 증착하는 것을 특징으로 하는 반도체장치의 비트라인 형성방법.
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