KR20010056507A - 베어칩 반도체 직접회로 및 회로기판 패턴의 직접 접합 방법 - Google Patents

베어칩 반도체 직접회로 및 회로기판 패턴의 직접 접합 방법 Download PDF

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Abstract

본 발명은 베어 칩의 반도체 직접회로 및 회로기판 패턴의 직접 접합 방법에 관한 것으로서, 회로기판의 패턴위에 솔더 볼을 이용하여 범프를 형성하는 과정과, 범프가 형성된 상기 회로기판위에 ACP(Anisotropic Conductive Paste)를 도포하는 과정과, 상기 ACP가 도포된 회로기판위에 베어 칩을 마운팅 시킨 후 경화시키는 과정으로 이루어진 것을 특징으로 하며, 베어 칩의 반도체 직접 회로에 스터드범프를 형성하지 않고, 회로기판의 패턴위에 솔더볼을 이용한 범프를 형성한 후 ACP를 도포시켜 베어 칩의 알루미늄 전극을 접합함에 따라 상기 알루미늄 전극위에 스터드범프를 형성시키지 않게 되어 회로손상을 일으키는 것을 방지 할 수 있고, 또한 상기 스터드 범프 형성을 위해 알루미늄전극 위에 금속막을 입히는 까다로운 작업(UBM 생성 공정)을 줄여 제조비를 대폭 줄일 수 있는 이점이 있다.

Description

베어칩 반도체 직접회로 및 회로기판 패턴의 직접 접합 방법{DIRECT ATTATCH BONDING PROCESS OF BARE CHIP AND PWB}
본 발명은 패키지하지 않은 베어 칩(Bare Chip)의 반도체 직접회로 및 회로기판의 패턴(Pattern)을 직접 접속시키는 방법에 관한 것으로서, 특히, 상기 회로기판의 패턴위에 범프(Bump)를 형성하고, 그 위에 ACP(Anisotropic Conductive Paste)를 도포하고, 베어 칩에 마운팅하여 경화시켜 접합시킴에 따라 상기 베어 칩의 손상을 방지하고, 또한 작업공정수를 줄이고 취급을 간편하게 하도록 하여 고액의 설비 투자를 하지 않고도 품질 및 생산성을 향상시킴은 물론 제조비용을 다운 시키는 베어칩 반도체 직접회로 및 회로기판 패턴의 직접 접합 방법에 관한 것이다.
종래의 베어 칩 및 회로기판의 직접 접합공정은 도 1에 도시된 바와 같이 공급된 베어 칩(10)의 알루미늄(Al)전극(11)에 스터드범프(Au Stud Bump)(20)를 형성하는 과정과, 상기 알루미늄전극(11)에 형성된 스터드범프(20)를 레벨링지그(Levelling Jig)(30)에 의해 레벨링 하는 과정과, 평평하게 레벨링 된 스터드범프(20)위에 도전성접착제(40)를 전사하는 과정과, 도전성접착제(40)가 전사된 베어 칩(10)을 회로기판(50)의 패턴(51)의 위치에 맞추어 마운팅시켜 경화시키는 과정과, 상기 베어 칩(10)의 알루미늄전극(11) 및 회로기판(50)의 패턴(51)이 접합된 부분에 언더필(Underfill )수지(60)를 충진시키는 과정으로 되어 있다.
상기 스터드범프(20)의 형성 방법은 도 2에 도시 한 바와 같이 Au Wire(70)선단에 Arc방전을 통해 볼(Ball)(71)을 형성 시킨 다음, 열과 압력 그리고 초음파진동으로 알루미늄(Al)전극의 산화막을 파괴하여 알루미늄(Al)신생면과, 금(Au)간의 금속간화합물이 형성되어 접속하도록 되어 있다.(부호(80)는 스터드범프(20)를 형성시키는 도구를 나타낸다.)
상기 도전성접착제(40) 전사 방법은 도 4에 도시 한 바와 같이 도전성접착제(40)를 도전성접착제용기(41)에 수용시킨 후 알루미늄전극(11)에 범프(20)가 형성된 베어 칩(10)을 화살표방향을 따라 하강시키면, 상기 범프(20) 위에 도전성접착제(40)가 전사된다.
상기 베어 칩(10)의 알루미늄전극(11) 및 회로기판(50)의 패턴(51)이 접속되어 있는 부분(도 1의 A,B표시부)에서는 후공정에 있어서, 가열에 의한 열팽창으로 인해 크랙이 발생하는 데 이를 막기 위하여 언더필수지(90)를 충진시킨다.(크랙 발생의 원인은 회로기판(50)의 열팽창이 베어 칩(10)보다 커서 일어난다.)
상기 언더필수지(60)의 충진 방법은 도 5에 도시 한 바와 같이 도전성접착제(40)에 의해 접속된 베어 칩(10) 및 회로기판(50)을 놓고 가장자리에 수지댐(91)을 세우고, 수지주입부(93)를 통해 수지를 주입시키도록 되어 있다.
그러나, 이와 같이 접합되는 종래의 베어 칩 반도체 직접회로 및 회로기판 패턴의 직접 접합 방법은 범프(20)를 형성하는 과정에 회로손상이 발생한다는 문제점이 있었다.
다시 말하면, 범프(20)를 형성할 때에 도 2에 도시 한 바와 같이 Au Wire (70)선단에 Arc방전을 통해 볼(71)을 형성한 다음, 열과 압력 그리고 초음파진동으로 알루미늄전극의 산화막을 파괴하여 알루미늄신생면과, 금(Au)간의 금속간화합물을 형성하여 접속시킨 후 도구를 밑으로 내리면서 절단하여 스터드범프(20)를 형성하는데, 이때, 볼(71)을 형성하기 위해 가해지는 열, 압력 및 초음파진동에 의해 회로에 손상이 가고, 도구(80)를 밑으로 내리면서 Au Wire(70)를 끊어 스터드범프(20)를 형성함에 따라 도구가 회로에 부딪혀 회로에 손상이 간다는 문제점이 있고, 상술한 방법으로 스터드범프(20)를 형성하는 방법은 도 3a 및 도 3b의 베어 칩에서는 적용이 가능하나 도 3c에 도시된 바와 같이 다수의 핀이 정렬된 베어 칩에서는 회로 손상률이 높은 문제점이 있었다.
그리고, 상기 스터드범프(20)를 형성시키기 위해서 알루미늄전극(11)에 금속막을 형성시켜야 하는 데 그 작업 공정이 대단히 까다로운 문제점이 있었다.
또한, 언더필수지(60) 충진시 충진 방법이 까다롭고 수지를 주입하는 시간이 오래 걸리며, 상기 언더필수지(60)가 불완전하게 충진될 경우 경화공정에서 기포의 폭발로 인해 불량이 발생하여 품질과 생산성이 저하되는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위하여 안출 된 것으로서, 본 발명의 목적은 회로기판의 패턴위에 솔더볼을 흡착 전사시켜 범프를 형성한 다음 그 위에 ACP를 도포 하여 베어 칩의 외부전극을 접합시킴에 따라 그 접합 공정을 간단히 하여 제조 코스트를 다운시키고, 범프 형성시 베어 칩의 회로에 미치는 영향을 없게 하여 제품의 질을 높이는 베어 칩의 반도체 직접회로 및 회로기판 패턴의 직접 접합 방법을 제공하는 데 있다.
도 1은 종래 기술에 의한 베어 칩 및 회로기판의 접합 과정을 도시한 공정도,
도 2는 종래 기술에 의한 베어 칩의 알루미늄전극 위에 범프를 형성하는 과정을 도시한 범프 형성 방법도,
도 3a,3b,3c는 일반적인 베어 칩의 형상을 도시한 정면도,
도 4는 종래 기술에 의한 도전성 접착제 전사 과정을 도시한 공정도,
도 5는 종래 기술에 의한 언더필 수지를 충진 하는 방법을 도시한 방법도,
도 6은 본 발명의 일 실시 예에 의한 베어 칩 반도체 직접회로 및 회로기판패턴을 접속시키는 과정을 도시한 공정도,
도 7은 도 6의 범프 형성 과정을 도시한 범프 형성 공정도를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 베어 칩 11 : 알루미늄전극
50 : 회로기판 51 : 알루미늄전극
110 : 범프 B : 마이크로 솔더 볼
ACP : Anisotropic Conductive Paste
상기한 과제를 실현하기 위한 본 발명에 따른 베어 칩의 직접회로 및 회로기판 패턴의 직접 접합 방법은 상기 회로기판의 패턴위에 솔더 볼을 이용하여 범프를 형성하는 과정과, 범프가 형성된 상기 회로기판위에 ACP(Anisotropic Conductive Paste)를 도포하는 과정과, 상기 ACP가 도포된 회로기판위에 베어 칩을 마운팅 시킨 후 경화시키는 과정으로 이루어 진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 설명하면 다음과 같다.
도 6은 본 발명의 일 실시 예에 의한 베어 칩의 반도체 직접회로 및 회로기판 패턴을 접속시키는 과정을 도시한 공정도를 나타내고, 도 7은 도 6의 범프 형성 과정을 도시한 범프 형성 공정도를 나타낸다.
도면에 도시 한 바와 같이 베어 칩의 반도체 직접 회로 및 회로기판의 패턴 직접 접합 방법은 회로기판(50)의 패턴 (51)위에 솔더볼(B)을 이용하여 범프(110)를 형성하는 과정과, 솔더볼(B)이 형성된 회로기판(50)위에 ACP(Anisotropic Conductive Paste)를 시린지(Cyringe)(120)를 이용하여 도포하는 과정(S20)과, 상기 ACP가 도포된 회로기판(50)의 패턴(51)의 위치에 맞추어 베어 칩(10)의 알루미늄전극(11)에 마운팅 시킨 후 경화시키는 과정으로 이루어져 있다.
상기에 있어 ACP는 Ag입자와 수지를 필름형태로 만들어 LCD(액정표시장치)의 FPC(Flexible Printed Circuit)접착시에 사용한 ACF(Anisotropic Conductive Film)를 페이스트(PASTE)형태로 만든 것으로서, 상기 회로기판(50)의 패턴(51)과,범프(110)가 접합된 부분이 가열시 열팽창 하여 크랙이 발생되는 것을 방지하는 역할을 하고, 종방향으로 전도하는 역할을 한다.
상기 범프(110) 형성 과정은 도 7에 도시한 바와 같이 회로기판(50)의 패턴(51)위에 플럭스(Flux)(130)를 도포한 다음, 상기 패턴(51)과 위치 맞춤하여 마이크로 솔더 볼(Micro Solder Ball)(B)을 범프(110) 형성 위치와 동일 위치에 관통홀(141a)을 설치된 볼배열판(141)에 흡착 배열시키고, 회로기판(50)의 패턴(51)위에 마이크로 솔더볼(B)을 마운팅시켜 솔더볼(B)을 전사 한 다음 리플로우 솔더링((Reflow Soldering))하여 범프(110)를 형성하는 과정으로 이루어져 있다.
상기 볼배열판(141)은 볼흡착기(140)에 의해 동작된다.
다음은 본 발명의 일 실시 예에 의한 베어 칩 반도체 직접회로 및 회로기판의 패턴 직접 접합 방법에 대해서 설명한다.
먼저, 회로기판(50)의 패턴(51)위에 범프(110)를 형성한다.
상기 범프(110) 형성은 도 7에 도시한 바와 같이 회포기판(50)의 패턴(51)위에 플럭스(F)를 도포시킨 후 볼흡착기(140)를 가동시켜 상기 볼흡착기(140)의 하측에 설치된 볼배열판(141)의 관통홀(141)에 마이크로솔더볼(B)을 흡인시킨다.
흡입된 마이크로 솔더볼(B)을 회로기판(50)의 패턴(51) 위에 마운팅 시킨 후 리플로우 솔더링하여 범프(110)를 완성 한다.
상기와 같이 회로기판(50)의 패턴(51)위에 범프(110)를 형성 시킨 다음에는 시린지(120)를 이용하여 ACP를 도포시키고, 그 위에 베어 칩(10)의 알루미늄전극(11)의 위치를 맞추어 마운팅 시킨 후 경화시켜 접합 과정을 마친다.
상술 한 바와 같은 본 발명에 의한 베어 칩 직접회로 및 회로기판 패턴의 직접 접합 방법에 의하면, 베어 칩의 반도체 직접 회로에 스터드범프를 형성하지 않고, 회로기판의 패턴위에 솔더볼을 이용한 범프를 형성한 후 ACP를 도포시켜 베어 칩의 알루미늄 전극을 접합함에 따라 상기 알루미늄 전극위에 스터드범프를 형성시키지 않게 되어 회로손상을 일으키는 것을 방지 할 수 있고, 또한 상기 스터드 범프 형성을 위해 알루미늄전극 위에 금속막을 입히는 까다로운 작업(UBM 생성 공정)을 줄여 제조비를 대폭 줄일 수 있는 이점이 있다.

Claims (1)

  1. 패키지를 하지 않은 베어 칩의 반도체 직접회로 및 회로기판의 패턴을 직접 접합시키는 데 있어서,
    상기 회로기판의 패턴 위에 솔더 볼을 이용하여 범프를 형성하는 과정과,
    범프가 형성된 상기 회로기판위에 ACP(Anisotropic Conductive Paste)를 도포하는 과정과,
    상기 ACP가 도포된 회로기판위에 베어 칩을 마운팅 시킨 후 경화시키는 과정으로 이루어진 것을 특징으로 하는 베어 칩 반도체 직접회로 및 회로기판 패턴의 직접 접합 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7041589B2 (en) * 2000-08-29 2006-05-09 Au Optronics Corp. Metal bump with an insulating sidewall and method of fabricating thereof
KR100591461B1 (ko) * 2005-03-04 2006-06-20 (주)실리콘화일 두 반도체 기판의 알루미늄 전극 접합방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116946A (ja) * 1997-06-20 1999-01-22 Hitachi Ltd 半導体装置の実装方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7041589B2 (en) * 2000-08-29 2006-05-09 Au Optronics Corp. Metal bump with an insulating sidewall and method of fabricating thereof
KR100591461B1 (ko) * 2005-03-04 2006-06-20 (주)실리콘화일 두 반도체 기판의 알루미늄 전극 접합방법
WO2006093386A1 (en) * 2005-03-04 2006-09-08 Siliconfile Technologies Inc. Method of bonding aluminum electrodes of two semiconductor substrates

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