KR20010055407A

KR20010055407A - 씨피유와 유토피아 디바이스간의 인터페이스 회로

Info

Publication number: KR20010055407A
Application number: KR1019990056611A
Authority: KR
Inventors: 황상철
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-10
Filing date: 1999-12-10
Publication date: 2001-07-04

Abstract

본 발명은 ATM 처리를 수행하는 CPU와 ATM 포럼의 UTOPIA 규격을 만족하는 UTOPIA 디바이스간에 CPU의 32비트 데이터 버스를 이용하여 ATM 인터페이스할 수 있도록 한 CPU와 UTOPIA 디바이스간의 인터페이스 회로에 관한 것으로, 수신부에서 CPU로부터 보낼 셀이 있다는 신호를 입력받아 CPU로 리드 인에이블을 출력한 후, 32비트 데이터를 입력받아 8비트씩 나누어 UTOPIA 디바이스로 출력하고, 송신부에서 CPU로부터 셀을 받을 수 있다는 신호를 입력받아 UTOPIA 디바이스에서 출력되는 8비트 데이터를 32비트 데이터로 모은 후, CPU로 라이트 인에이블과 함께 32비트 데이터를 출력하도록 함을 특징으로 하며, 이와 같이 CPU와 UTOPIA 디바이스간에 CPU의 32비트 데이터 버스를 이용하여 ATM 통신을 수행함으로써 CPU의 처리 속도를 향상시킬 수 있는 효과가 있고, 소프트웨어적인 업그레이드가 용이하여 비용을 절감할 수 있으며, VHDL로의 설계가 용이하여 EPLD로도 쉽게 구현 가능한 장점이 있다.

Description

씨피유와 유토피아 디바이스간의 인터페이스 회로 {Interface circuit between UTOPIA device and CPU}

본 발명은 ATM(Asynchronous Transfer Mode) 처리를 수행하는 CPU(Central Processor Unit)와 ATM 포럼(Forum)의 UTOPIA(Universal Test & Operation PHY Interface for ATM) 규격을 만족하는 UTOPIA 디바이스(Device)간에CPU의 32비트 데이터 버스(Data Bus)를 이용하여 ATM 인터페이스(Interface)할 수 있도록 한 CPU와 UTOPIA 디바이스간의 인터페이스 회로에 관한 것이다.

종래에는 ATM 처리를 수행하는 CPU와 ATM 포럼의 UTOPIA 레벨 1 규격을 만족하는 UTOPIA 디바이스간에 CPU의 8비트 데이터 버스를 이용하여 ATM 인터페이스할 수 있는 인터페이스 회로를 구현하였다.

그러나, 종래에는 상기와 같은 인터페이스 회로가 CPU의 8비트 데이터 버스를 이용하여 CPU와 UTOPIA 디바이스간에 ATM 통신을 수행함에 따라 CPU의 처리 속도가 낮은 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 ATM 처리를 수행하는 CPU와 ATM 포럼의 UTOPIA 레벨 1 규격을 만족하는 UTOPIA 디바이스간에 CPU의 32비트 데이터 버스를 이용하여 ATM 인터페이스를 수행함으로써 CPU의 처리 속도를 향상시킬 수 있도록 한 CPU와 UTOPIA 디바이스간의 인터페이스 회로를 제공하는 데에 있다.

도 1은 본 발명에 의한 씨피유와 유토피아 디바이스간의 인터페이스 회로의 블록 구성도,

도 2는 본 발명에 의한 씨피유와 유토피아 디바이스간의 인터페이스 회로내 수신부의 상태도,

도 3은 본 발명에 의한 씨피유와 유토피아 디바이스간의 인터페이스 회로내 송신부의 상태도.

<도면의 주요부분에 대한 부호의 설명>

10 : 수신부

20 : 송신부

이러한 목적을 달성하기 위한 본 발명의 CPU와 UTOPIA 디바이스간의 인터페이스 회로는, 수신부에서 CPU로부터 보낼 셀이 있다는 신호를 입력받아 CPU로 리드 인에이블(Read Enable)을 출력한 후, 32비트 데이터를 입력받아 8비트씩 나누어 UTOPIA 디바이스로 출력하고, 송신부에서 CPU로부터 셀을 받을 수 있다는 신호를 입력받아 UTOPIA 디바이스에서 출력되는 8비트 데이터를 32비트 데이터로 모은 후,CPU로 라이트 인에이블(Write Enable)과 함께 32비트 데이터를 출력하도록 함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 CPU와 UTOPIA 디바이스간의 인터페이스 회로의 구성 및 동작을 상세히 설명한다.

도 1은 본 발명에 의한 CPU와 UTOPIA 디바이스간의 인터페이스 회로의 블록 구성도로서, CPU로부터 보낼 셀이 있다는 신호를 입력받아 CPU로 리드 인에이블을 출력한 후, 32비트 데이터를 입력받아 내부 32비트 레지스터(Register)에 임시 저장한 다음 8비트씩 나누어 출력함으로써 53바이트인 하나의 셀을 UTOPIA 디바이스로 출력하는 수신부(10)와, CPU로부터 셀을 받을 수 있다는 신호를 입력받아 UTOPIA 디바이스에서 출력되는 8비트 데이터를 내부 32비트 레지스터에 임시 저장한 후, 내부 32비트 레지스터에 저장된 32비트 데이터를 라이트 인에이블과 함께 출력함으로써 53바이트인 하나의 셀을 CPU로 출력하는 송신부(20)로 구성된다.

상기와 같이 구성된 본 발명에 의한 CPU와 UTOPIA 디바이스간의 인터페이스 회로에 있어서, 수신부(10)의 경우 Read_en은 수신부(10)에서 CPU로 출력되는 리드 인에이블 신호이고, Q[31..0]는 CPU로부터 입력되는 32비트 데이터이며, Cell RDY는 CPU로부터 보낼 셀이 있다는 신호로 CPU의 라이트 타임(Write Time)에 입력되는 셀 준비(Cell Ready) 신호이고, Cell NEXT는 수신부(10)에서 한 셀을 UTOPIA 디바이스로 보냈을 때 CPU로 입력되는 신호이다.

그리고, 외부 UTOPIA 디바이스와 인터페이스되는 신호로서, RxClk는 UTOPIA 디바이스로부터 입력되는 클럭 신호이고, RxClav는 수신부(10)에서 UTOPIA 디바이스로 보낼 셀이 있다는 셀 어베일러블(Available) 신호이며, RxEnb는 UTOPIA 디바이스로부터 입력되는 데이터 인에이블 신호로서 RxEnb가 0이 되는 구간 동안 데이터를 출력하게 된다.

RxSOC는 수신부(10)에서 출력되는 셀 시작(Start Of Cell) 신호이고, RxDATA[7..0]는 수신부(10)에서 UTOPIA 디바이스로 출력되는 데이터이다.

송신부(20)의 경우, Write_en은 송신부(20)에서 CPU로 출력되는 라이트 인에이블 신호이고, Q[31..0]는 송신부(20)에서 CPU로 출력되는 32비트 데이터이며, Cell RDY는 CPU에서 한 셀을 받을 수 있다는 신호로 CPU의 리드 타임(Read Time)에 입력되는 셀 준비 신호이고, Cell NEXT는 송신부(20)에서 한 셀을 CPU로 보냈을 때 CPU로 입력되는 신호이다.

그리고, 외부 UTOPIA 디바이스와 인터페이스되는 신호로서, TxClk는 UTOPIA 디바이스로부터 입력되는 클럭 신호이고, TxClav는 송신부(20)로부터 UTOPIA 디바이스로 보내는 셀을 받을 수 있다는 셀 어베일러블 신호이며, TxEnb는 UTOPIA 디바이스로부터 입력되는 데이터 인에이블 신호로서 TxEnb가 0이 되는 구간 동안 데이터를 받아들인다.

TxSOC는 UTOPIA 디바이스에서 송신부(20)로 입력되는 셀 시작 신호이고, TxDATA[7..0]는 UTOPIA 디바이스에서 송신부(20)로 입력되는 데이터이다.

상기와 같이 구성된 본 발명에 의한 CPU와 UTOPIA 디바이스간의 인터페이스 회로의 동작을 설명하면 다음과 같다.

수신부(10)에서는 CPU로부터 보낼 셀이 있다는 신호를 입력받아 CPU로 리드인에이블을 출력한 후, 32비트 데이터를 입력받아 내부 32비트 레지스터에 임시 저장한 다음 8비트씩 나누어 출력함으로써 53바이트인 하나의 셀을 UTOPIA 디바이스로 출력하도록 한다.

그리고 송신부(20)에서는 CPU로부터 셀을 받을 수 있다는 신호를 입력받아 UTOPIA 디바이스에서 출력되는 8비트 데이터를 내부 32비트 레지스터에 임시 저장한 후, 내부 32비트 레지스터에 저장된 32비트 데이터를 라이트 인에이블과 함께 출력함으로써 53바이트인 하나의 셀을 CPU로 출력하도록 한다.

상기와 같은 수신부(10)와 송신부(20)의 동작을 도 2의 수신부(10)의 상태도와 도 3의 송신부(20)의 상태도를 참고하여 상세히 설명하면, 먼저 도 2의 상태도에서 화살표 옆의 문자는 상태가 천이하기 위한 조건이고, 사각형 박스안의 내용은 상태가 천이할 때 출력되는 신호들이며, tQ는 Read_en=1일 때 CPU로부터 읽은 32비트 데이터를 임시 저장하기 위한 내부 32비트 레지스터이고 tQ0∼tQ3의 값은 다음과 같다.

tQ3 = tQ[31..24]

tQ2 = tQ[23..16]

tQ1 = tQ[15..8]

tQ0 = tQ[7..0]

초기 상태는 S0으로서, 내부 카운터(cnt)의 값은 0이고 CPU로부터 보내질 셀이 없는 상태(Cell RDY=0)이다.

S0에서 Cell RDY가 1로 입력되면 상태는 S1로 천이되면서 수신부(10)에서는 Read_en을 1로 하여 CPU로 출력하고, 이후 CPU로부터 입력되는 32비트데이터(RxDATA)를 내부 32비트 레지스터인 tQ에 저장한다.

S1에서 S5까지 RxEnb가 1로 입력되면 자기 상태로 가고 RxEnb가 0으로 입력되면 다음 상태로 천이되게 되는데, S1에서 S2로 천이될 때 수신부(10)에서는 RxSOC를 1로 하여 UTOPIA 디바이스로 출력하면서 tQ3에 저장된 tQ[31..24]의 데이터를 UTOPIA 디바이스로 출력하고, S2에서 S3으로 천이될 때에는 tQ2에 저장된 tQ[23..16]의 데이터를 UTOPIA 디바이스로 출력하며, S3에서 S4로 천이될 때에는 tQ1에 저장된 tQ[15..8]를 UTOPIA 디바이스로 출력하고, S4에서 S5로 천이될 때에는 tQ0에 저장된 tQ[7..0]를 UTOPIA 디바이스로 출력한다.

상기 S4에서 S5로 천이될 경우 수신부(10)에서는 Read_en을 다시 1로 하여 CPU로 출력하면서 CPU로부터 입력되는 32비트 데이터를 다시 tQ에 저장한다.

이때, 내부 카운터(cnt)의 값이 하나 증가하게 되는데, S5에서는 내부 카운터(cnt)의 값이 13이 되기 전까지 S2로 상태를 천이하여 S5->S2->S3->S4->S5를 반복하고, 내부 카운터(cnt)의 값이 13이 되면 상태는 초기 상태인 S0으로 복귀하도록 한다.

상기 카운터(cnt)가 0부터 12까지 카운트하는 동안 출력되는 데이터는 13×4=52바이트가 되고, 카운터(cnt)의 값이 13일 때 14번째 입력 데이터의 상위 8비트, 즉 tQ3에 저장된 8비트의 데이터를 출력함으로써 상태가 S0에서 다시 S0으로 돌아오는 동안 53바이트인 하나의 셀을 출력하게 된다.

도 3의 상태도에서 화살표 옆의 문자는 상태가 천이하기 위한 조건이고, 사각형 박스안의 내용은 상태가 천이할 때 출력되는 신호들이며, Q는 Write_en=1일 때 CPU로출력되는 32비트 데이터를 임시 저장하기 위한 내부 32비트 레지스터이고 Q0∼Q3의 값은 다음과 같다.

Q3 = Q[31..24]

Q2 = Q[23..16]

Q1 = Q[15..8]

Q0 = Q[7..0]

초기 상태는 S0으로서, 내부 카운터(cnt)의 값은 0이고 CPU에서 셀을 받을 준비가 안된 상태(Cell RDY=0)이다.

S0에서 Cell RDY가 1로 입력되면 상태는 S1로 천이되고, S1에서 UTOPIA 디바이스로부터 TxEnb가 0으로 입력되고 TxSOC가 1로 입력되면 상태는 S2로 천이된다.

S2에서 S5까지 TxEnb가 1로 입력되면 자기 상태로 가고 TxEnb가 0으로 입력되면 다음 상태로 천이되게 되는데, S1에서 S2로 천이될 때 송신부(20)에서는 UTOPIA 디바이스로부터 입력되는 데이터(TxDATA)를 Q[31..24]의 Q3에 저장하고, S2에서 S3으로 천이될 때에는 UTOPIA 디바이스로부터 입력되는 데이터(TxDATA)를 Q[23..16]의 Q2에 저장하며, S3에서 S4로 천이될 때에는 UTOPIA 디바이스로부터 입력되는 데이터(TxDATA)를 Q[15..8]의 Q1에 저장하고, S4에서 S5로 천이될 때에는 UTOPIA 디바이스로부터 입력되는 데이터(TxDATA)를 Q[7..0]의 Q0에 저장한다.

상기 S4에서 S5로 천이될 경우 송신부(20)에서는 Write_en을 1로 하여 CPU로 출력하면서 Q에 저장된 32비트 데이터를 CPU로 출력한다.

이때, 내부 카운터(cnt)의 값이 하나 증가하게 되는데, S5에서는 내부카운터(cnt)의 값이 13이 되기 전까지 S2로 상태를 천이하여 S5->S2->S3->S4->S5를 반복하고, 내부 카운터(cnt)의 값이 13이 되면 상태는 초기 상태인 S0으로 복귀하도록 한다.

상기 카운터(cnt)가 0부터 12까지 카운트하는 동안 출력되는 데이터는 13×4=52바이트가 되고, 카운터의 값이 13일 때 송신부(20)에서 Write_en을 다시 1로 하여 CPU로 출력하면서 53번째 입력 데이터를 Q의 상위 8비트, 즉 Q3에 저장한 후 출력함으로써 상태가 S0에서 다시 S0으로 돌아오는 동안 53바이트인 하나의 셀을 CPU로 출력하게 된다.

이상, 상기 설명에서와 같이 본 발명은, CPU와 UTOPIA 디바이스간에 CPU의 32비트 데이터 버스를 이용하여 ATM 통신을 수행함으로써 CPU의 처리 속도를 향상시킬 수 있는 효과가 있고, 소프트웨어적인 업그레이드(Upgrade)가 용이하여 비용을 절감할 수 있으며, VHDL로의 설계가 용이하여 EPLD로도 쉽게 구현 가능한 장점이 있다.

Claims

ATM 처리를 수행하는 CPU와 ATM 포럼의 UTOPIA 레벨 1 규격을 만족하는 UTOPIA 디바이스간에 ATM 인터페이스를 수행하는 인터페이스 회로에 있어서,

상기 인터페이스 회로가, CPU로부터 보낼 셀이 있다는 신호를 입력받아 CPU로 리드 인에이블을 출력한 후, 32비트 데이터를 입력받아 내부 32비트 레지스터에 임시 저장한 다음 8비트씩 나누어 출력함으로써 53바이트인 하나의 셀을 UTOPIA 디바이스로 출력하는 수신부와,

CPU로부터 셀을 받을 수 있다는 신호를 입력받아 UTOPIA 디바이스에서 출력되는 8비트 데이터를 내부 32비트 레지스터에 임시 저장한 후, 내부 32비트 레지스터에 저장된 32비트 데이터를 라이트 인에이블과 함께 출력함으로써 53바이트인 하나의 셀을 CPU로 출력하는 송신부로 구성되는 것을 특징으로 하는 씨피유와 유토피아 디바이스간의 인터페이스 회로.
제1항에 있어서, 상기 수신부가, S0에서 Cell RDY가 1로 입력되는 경우 S1로 천이되면서 Read_en을 1로 하여 CPU로 출력하고 CPU로부터 입력되는 32비트 데이터(RxDATA)를 내부 32비트 레지스터인 tQ에 저장하도록 하고, S1에서 S5까지 RxEnb가 1로 입력되면 자기 상태로 가고 RxEnb가 0으로 입력되면 다음 상태로 천이되도록 하며, S1에서 S2로 천이될 때 RxSOC를 1로 하여 UTOPIA 디바이스로 출력하면서 tQ3에 저장된 tQ[31..24]의 데이터를 UTOPIA 디바이스로 출력하고, S2에서 S3으로 천이될 때 tQ2에 저장된 tQ[23..16]의 데이터를 UTOPIA 디바이스로 출력하며, S3에서 S4로 천이될 때 tQ1에 저장된 tQ[15..8]의 데이터를 UTOPIA 디바이스로 출력하고, S4에서 S5로 천이될 때 tQ0에 저장된 tQ[7..0]의 데이터를 UTOPIA 디바이스로 출력하도록 하는 것을 특징으로 하는 씨피유와 유토피아 디바이스간의 인터페이스 회로.
제2항에 있어서, 상기 S4에서 S5로 천이될 경우 Read_en을 다시 1로 하여 CPU로 출력하면서 CPU로부터 입력되는 32비트 데이터를 다시 tQ에 저장함으로써 내부 카운터의 값을 증가시키도록 하고, 상기 S5에서 내부 카운터의 값이 13이 되기 전까지 S2로 천이하여 S5->S2->S3->S4->S5를 반복하고, 내부 카운터의 값이 13일 때 14번째 입력 데이터의 상위 8비트 데이터를 출력함으로써 S0에서 다시 S0으로 돌아오는 동안 53바이트인 하나의 셀을 출력하도록 함을 특징으로 하는 씨피유와 유토피아 디바이스간의 인터페이스 회로.
제1항에 있어서, 상기 송신부가, S0에서 Cell RDY가 1로 입력되는 경우 S1로 천이되고, S1에서 UTOPIA 디바이스로부터 TxEnb가 0으로 입력되고 TxSOC가 1로 입력되면 S2로 천이되며, S2에서 S5까지 TxEnb가 1로 입력되면 자기 상태로 가고 TxEnb가 0으로 입력되면 다음 상태로 천이되도록 하고, S1에서 S2로 천이될 때 UTOPIA 디바이스로부터 입력되는 데이터(TxDATA)를 Q[31..24]의 Q3에 저장하고, S2에서 S3으로 천이될 때 UTOPIA 디바이스로부터 입력되는 데이터를 Q[23..16]의 Q2에 저장하며, S3에서 S4로 천이될 때 UTOPIA 디바이스로부터 입력되는 데이터를Q[15..8]의 Q1에 저장하고, S4에서 S5로 천이될 때 UTOPIA 디바이스로부터 입력되는 데이터를 Q[7..0]의 Q0에 저장하도록 함을 특징으로 하는 씨피유와 유토피아 디바이스간의 인터페이스 회로.
제4항에 있어서, 상기 S4에서 S5로 천이될 경우 Write_en을 1로 하여 CPU로 출력하면서 Q에 저장된 32비트 데이터를 CPU로 출력함으로써 내부 카운터의 값을 증가시키도록 하고, 상기 S5에서 내부 카운터의 값이 13이 되기 전까지 S2로 천이하여 S5->S2->S3->S4->S5를 반복하고, 내부 카운터의 값이 13일 때 Write_en을 다시 1로 하여 CPU로 출력하면서 53번째 입력 데이터를 상위 8비트 레지스터인 Q의 Q3에 저장한 후 출력함으로써 S0에서 다시 S0으로 돌아오는 동안 53바이트인 하나의 셀을 CPU로 출력하도록 함을 특징으로 하는 씨피유와 유토피아 디바이스간의 인터페이스 회로.