KR20010051132A - 매입 배선 구조를 가지는 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 장치는 기판에 형성된 제1 금속 배선과, 제1 금속 배선을 피복하는 것으로 기판 상에 형성된 절연막과, 절연막에 형성된 홈과, 홈으로부터 제1 금속 배선에 달하는 상태로 절연막에 형성된 접속공과, 접속공 내를 직접 매립하는 것으로 제1 금속 배선(15)과 같은 종류로 이루어지고 제1 금속 배선에 직접 접속되어 홈까지 달하는 상태로 형성된 금속 플러그와 금속 플러그와 같은 종류의 금속으로 이루어지고 금속 플러그에 직접 접속되어 홈 내에 형성된 제2 금속 배선으로 구성된다. 본 발명의 반도체 장치는 향상된 전자 이동 내성을 가질 뿐 아니라, 신뢰성이 높고 저항력이 낮은 배선 구조를 갖는다는 점에서 유리하다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 상세하게는 구리를 사용한 매립 배선 구조에 있어서 전자 이동(electromigration) 내성을 높인 배선 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
ULSI(Ultra Large Scale Integrated-circuit)와 같은 고집적화가 진행된 반도체 장치에서는 신호 전달의 고속화와 소비 전력의 증대에 의해 심각화되는 전자 이동에 대한 높은 내성이 동시에 요구되고 있다.
종래의 LSI의 배선 재료에는 알루미늄 합금(예를 들면, Al-0.5%Cu, Al-1%Si-0.5%Cu 등)이 사용되어 왔다. 그리고, 더욱 장치의 고속화를 진행시키기 위해서는 알루미늄 합금보다도 저항이 낮은 구리를 배선 재료로 사용하는 것이 유효하다. 구리는 그 비저항이 약 1.8μΩcm로 낮고, 장치의 고속화에 유리한 데에다, 전기 이동 내성이 알루미늄과 비교하여 한 자리 정도 높아, 알루미늄 합금을 대신하는 차세대의 배선 재료로서 기대되고 있다.
구리 배선의 가공 방법으로서는, 최근 이중 다마신(Damascene)법이 검토되고 있다. 상기 방법은 절연막에 형성된 접속공 및 배선 형상으로 가공된 홈을 구리로 매립하고, 그 후, 화학적 기계 연마에 의해 여분의 구리를 제거하여 배선 형상으로 가공한다고 하는 방법이다. 이중 다마신법에 관해서는 접속공이 형성되는 절연막 재료와 배선이 매립되는 홈이 형성되는 절연막 재료의 선택에 첨가하여, 그 가공에 관한 몇 가지의 제조 방법이 검토되고 있다.
한편, 신뢰성의 관점으로부터는 전자 이동 내성이 중요한 과제로 되고 있다. 상기한 바와 같이, 구리는 전자 이동 내성이 알루미늄과 비교하여 한 자리 이상 높은 것이 보고되고 있다.
그러나, 접속을 통한 접촉(via contact)에 있어서의 전자 이동에서는 접속되는 저부에 존재하는 구리와 경계층의 계면에 있어서, 구리 원자의 유속의 변화가 생긴다. 상기 계면에서는 경계층에 의해 구리의 표류가 억제되기 때문에, 구리는 공급되지 않고, 따라서 보이드를 발생시킨다.
도 1은 본 발명의 반도체 장치에 관한 실시 형태의 일례를 나타낸 개략 구성 단면도.
도 2a 내지 2f는 본 발명의 반도체 장치의 제조 방법에 관한 실시 형태의 일례를 나타낸 제조 공정 단면도.
도 3a 내지 3d는 본 발명의 반도체 장치의 제조 방법에 관한 실시 형태의 일례를 나타낸 제조 공정 단면도(도 2f의 연속).
상기의 상황에서, 본 발명자들은 광범위하면서 집약적인 연구를 행해 왔다. 그 결과, 특정 반도체 장치는 향상된 전자 이동 내성을 가질 뿐 아니라, 신뢰성이 높고 저항력이 낮은 배선 구조를 가지므로 유리하다는 점이 발견되었다.
그러한 특정 반도체 장치는 기판 상에 형성된 제1 금속 배선과, 상기 제1 금속 배선을 피복하는 것으로 상기 기판 상에 형성된 절연막과, 상기 절연막에 형성된 홈과, 상기 홈으로부터 상기 제1 금속 배선에 달하는 상태로 상기 절연막에 형성된 접속공과, 상기 접속공 내를 매립하는 것으로 상기 제1 금속 배선과 같은 종류의 금속으로 이루어지고 상기 제1 금속 배선에 직접 접속되어 상기 홈 내까지 달하는 상태로 형성된 금속 플러그와, 상기 금속 플러그와 같은 종류의 금속으로 이루어지고 상기 금속 플러그에 직접 접속되어 상기 홈 내에 형성된 제2 금속 배선을 포함하는 것이다. 본 발명은 새로운 발견에 따라 완성된 것이다.
본 발명의 하나의 목적은 전자 이동에 의해 금속 플러그와 제1 금속 배선의 계면 및 금속 플러그와 제2 금속 배선의 계면에서의 보이드의 발생을 억제함으로써, 향상된 전자 이동 내성을 가지고 신뢰성이 높고 저항력이 낮은 배선 구조를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기의 우수한 반도체 장치를 제조하는 유리한 공정을 제공하는 것이다.
다음에, 본 발명의 반도체 장치에 관한 실시 형태의 일례를 도 1의 개략 구성 단면도에 따라 설명하나, 이에 한정되는 것은 아니다.
도 1에 나타낸 바와 같이, 실리콘 기판(11) 상에는 제1 절연막(12)이 예를 들면 실리콘 산화막으로 형성되고, 이로써, 기판(10)이 구성되어 있다. 상기 기판(10)(제1 절연막(12))에는 홈(13)이 형성되고, 그 홈(12)의 내면에는 경계층(14)을 통하여 제1 금속 배선(15)이 형성되어 있다. 상기 경계층(14)은 예를 들면 질화 텅스텐으로 형성되어 있고, 상기 제1 금속 배선(15)은 예를 들면 구리로 형성되어 있다. 또, 제1 절연막(12) 및 제1 금속 배선(15)의 표면은 동일 평면상에 평탄화되어 있다.
상기 제1 절연막(12) 상에는 상기 제1 금속 배선(15)을 덮는 산화 방지막(16)이 예를 들면, 100nm 두께의 질화실리콘막으로 형성되어 있다. 상기 산화 방지막(16) 상에는 예를 들면, 400nm 두께의 저유전율 유기막으로 이루어지는 제2 절연막(17)이 형성되어 있다. 상기 저유전율 유기막으로서는, 예를 들면 폴리아릴 에테르라고 총칭되는 유기 폴리머(예를 들면, 다우 케미칼사(Dow Chemical Company, U.S.A) 제조의 SILK, 얼라이드시그널사(AlliedSignal Inc., U.S.A) 제조의 FLARE, 슈마커사(Schumacher, Co., U.S.A) 제조의 VELOX 등), 플루오르카본(예를 들면, 환형 불소 수지, 테플론, 비결정질 테플론, 불화 아릴 에테르, 불화 폴리이미드 등)을 사용할 수 있다. 여기서는 일례로서 SILK로 형성되어 있다.
또한, 제1 절연막(17) 상에는 예를 들면, 100nm 두께의 질화실리콘막으로 이루어지는 중간 절연막(18)이 형성되어 있다. 상기 중간 절연막(18) 상에는 예를 들면, 400nm 두께의 저유전율 유기막으로 이루어지는 제3 절연막(19)이 형성되어 있다. 상기 저유전율 유기막은 상기 기재한 것과 동일한 재료를 사용할 수 있다. 상기와 같이 하여, 상기 제2 절연막(17), 중간 절연막(18) 및 제3 절연막(19)으로 금속 배선 및 플러그가 형성되는 절연막(20)이 구성되어 있다.
상기 절연막(20)(제3 절연막(19)과 중간 절연막(18))에는 홈(21)이 형성되어 있다. 상기 홈(21)의 내면(측벽 및 저부)에는 금속(예를 들면 구리)의 확산을 방지하는 확산 방지층(22)이 예를 들면, 50nm 두께의 질화 텅스텐막으로 형성되어 있다. 또, 상기 확산 방지층(22), 절연막(20)(제2 절연막(17)), 질화 방지막(16)에는 제1 금속 배선(15)에 달하는 접속공(23)이 형성되어 있다.
또, 상기 접속공(23)의 측벽에 노출된 상기 산화 방지막(16)은 예를 들면, 산화되어 전기적으로 절연화된 절연부(22i)에 형성되어 있다.
또한, 상기 접속공(23)의 내부에는 그 접속공(23)을 매립하는 것으로 제1 금속 배선(15)과 같은 종류의 금속(구리)으로 이루어지고 제1 금속 배선(15)에 직접 접속되어 홈(21)의 내부까지 달하는 상태로 금속 플러그(24)가 형성되어 있다. 상기 홈(21)의 내부에는 금속 플러그(24)에 직접 접속되는 것으로, 상기 확산 방지층(22)을 통하여 금속 플러그(24)와 같은 종류의 금속(구리)으로 이루어지는 제2 금속 배선(25)이 형성되어 있다. 또, 절연막(20) 상에는 제2 금속 배선(25)을 덮는 산화 방지층(26)이 예를 들면, 100nm 두께의 질화실리콘막으로 형성되어 있다.
상기 반도체 장치에서는 제2 절연막(17)으로 저유전율 유기막을 사용하였으나, 예를 들면 산화실리콘막을 사용하는 것도 가능하다. 그것은 제2 절연막(17)에는 접속공(23)만이 형성되기 때문에, 산화실리콘막으로 형성해도 신호 연장 등의 전기적 특성에 영향을 미치는 배선간 용량의 증대가 없기 때문이다.
또, 상기 확산 방지층(22)은 질화 텅스텐으로 형성되는 외에, 코발트 인 텅스텐, 질화티탄, 질화텅스텐, 질화지르코늄, 질화하프늄, 코발트, 텅스텐, 질화실리콘, 질화산화실리콘 등으로 형성하는 것도 가능하다. 그 중, 질화실리콘, 탄화티탄, 질화산화실리콘 등의 절연막으로 형성되는 경우에는 접속공(23)의 측벽에 노출된 확산 방지층(22)을 전기적으로 절연화할 필요는 없다.
상기 반도체 장치에서는 하층 배선으로 되는 제1 금속 배선(15)과 상층 배선으로 되는 제2 금속 배선(25)과 그들을 접속하는 금속 플러그(24)가 같은 종류의 금속(구리)으로 다른 종류의 재료를 통하지 않고 직접 접속된 상태로 형성되어 있기 때문에, 전자 이동에 의한 금속 플러그(24)와 제1 금속 배선(15)의 계면 및 금속 플러그(24)와 제2 금속 배선(25)의 계면에서의 보이드의 발생이 억제된다. 즉, 다른 재료간에 계면을 형성하지 않음으로써, 구리 원자의 유속이 일정해져 전자 이동 내성이 향상되기 때문에, 금속 배선에 있어서의 높은 신뢰성이 얻어진다. 또한, 제1 배선(15), 금속 플러그(24) 및 제2 배선(25)에 있어서의 각 계면에 다른 재료간에 계면이 형성되어 있지 않기 때문에, 저항이 낮은 배선 구조로 된다.
다음에, 본 발명의 반도체 장치의 제조 방법에 관한 실시 형태의 일례를 도 2a 내지 2f 및 도 3a 내지 3d의 제조 공정 단면도에 따라 설명한다. 도 2a 내지 2f 및 도 3a 내지 3d에서는 상기 도 1에 의해 나타낸 것과 동일한 구성 부품에는 동일한 부호를 부여하여 나타낸다.
도 2a에 나타낸 바와 같이, 기판(예를 들면, 실리콘 기판)(11) 상에 제1 절연막(12)을 예를 들면, 실리콘 산화막으로 형성함으로써 기판(10)이 구성된다. 이어서 단일 다마신법에 의해 제1 금속 배선을 형성한다. 즉, 통상의 리소그래피 기술과 드라이 에칭 기술에 의해, 상기 기판(10)(제1 절연막(12))에 홈(13)을 형성한 후, 드라이 에칭에서 사용한 레지스트 마스크를 제거한다. 이어서, 홈(13)의 내면에 경계층(14)을 예를 들면 질화텅스텐으로 형성한다. 그 후, 스퍼터링 또는 무전해 도금 등의 퇴적 방법에 의해 홈(13)을 매립하도록 구리를 퇴적한 후, 예를 들면 화학적 기계 연마에 의해, 제1 절연막(12) 상의 여분의 구리 및 경계층(14)을 제거하여, 홈(13)의 내부에 경계층(14)을 통하여 구리로 이루어지는 제1 금속 배선(15)을 형성한다.
다음에, 예를 들면 스퍼터링 또는 환원성 분위기의 CVD법에 의해, 상기 제1 절연막(12) 상에 상기 제1 금속 배선(15)을 덮는 산화 방지막(16)을 예를 들면, 질화실리콘을 100nm 두께로 퇴적하여 형성한다.
또한, 예를 들면 도포법에 의해, 상기 산화 방지막(16) 상에 제2 절연막(절연막)(17)을 예를 들면, 저유전율 유기막을 400nm 두께로 퇴적하여 형성한다. 저유전율 유기막으로서는 예를 들면, 폴리아릴 에테르라고 총칭되는 유기 폴리머(예를 들면, 다우 케미컬사 제조의 SILK, 얼라이드시그널사 제조의 FLARE, 슈마커사 제조의 VELOX 등), 플루오르카본(예를 들면, 환형 불소 수지, 테플론, 비결정질 테플론, 불화 아릴 에테르, 불화 폴리이미드 등)을 사용할 수 있다. 여기서는 일례로서 SILK를 사용하였다. 그리고 상기 도포를 행한 후에, 용매를 제거하는 굽기 및 300℃∼450℃의 경화를 행하여, 제2 절연막(17)을 완성시킨다.
또한, 예를 들면 CVD법에 의해, 제2 절연막(17) 상에 중간 절연막(18)을 예를 들면 질화실리콘막을 100nm 두께로 퇴적하여 형성한다. 이어서, 중간 절연막(18) 상에 제3 절연막(19)을 예를 들면 저유전율 유기막을 400nm 두께로 퇴적하여 형성한다. 상기 저유전율 유기막은 상기 기재한 것과 동일한 재료를 사용하고, 동일한 제조 방법에 의해 형성할 수 있다. 상기와 같이 하여, 금속 배선 및 플러그가 형성되는 절연막(20)을 상기 제2 절연막(17), 중간 절연막(18) 및 제3 절연막(19)으로 형성한다.
그 후, 상기 제3 절연막(19) 상에 제3 절연막(19)에 홈을 형성하기 위한 에칭 마스크로 되는 무기 마스크(도시하지 않음)를 예를 들면 질화실리콘으로 형성한 후, 그것을 마스크로 하여 제3 절연막(19)을 에칭한다. 또한, 중간 절연막(18)을 선택적으로 에칭한다. 그 결과, 절연막(20)(제3 절연막(19)과 중간 절연막(18))에 금속 배선을 형성하기 위한 홈(21)이 형성된다. 그리고, 상기 무기 마스크는 중간 절연막(18)을 에칭할 때에 동시에 에칭되어 제거된다. 또, 상기 무기 마스크는 질화실리콘막의 퇴적, 및 통상의 리소그래피 기술과 드라이 에칭 기술을 사용한 패터닝에 의해 형성할 수 있다.
이어서, 도 2b에 나타낸 바와 같이, 예를 들면 스퍼터링법에 의해, 상기 홈(21)의 내면(측벽 및 저부)에 금속(예를 들면 구리)의 확산을 방지하는 확산 방지층(22)을 예를 들면 질화탄탈을 50nm 두께로 퇴적하여 형성한다. 또한, CVD법에 의해, 에칭 마스크로 되는 절연막(41)을 예를 들면 산화실리콘을 50nm 두께로 퇴적하여 형성한다.
다음에, 도 2c에 나타낸 바와 같이, 통상의 도포 기술에 의해 상기 절연막(41) 상에 레지스트막(42)을 형성한 후, 리소그래피 기술에 의해 접속공을 개구하기 위한 개구부(43)를 형성한다. 그리고, 레지스트막(42)을 에칭 마스크로 이용하여 상기 절연막(41)을 에칭하여, 개구부(44)를 형성한다.
그리고, 도 2d에 나타낸 바와 같이, 상기 레지스트막(42)[상기 도 2c 참조] 및 절연막(41)을 에칭 마스크로 사용하여 확산 방지층(22), 절연막(20)(제2 절연막(17))에 접속공(23)을 형성한다. 상기 단계에서는 접속공(23)이 산화 방지막(16)을 관통하여 형성되지 않기 때문에, 접속공(23)은 제1 금속 배선(15)까지 도달하지 않는다. 상기 제2 절연막(17)의 에칭에서는 상기 레지스트막(42)도 에칭되어 제거된다.
이어서, 도 2e에 나타낸 바와 같이, 산화에 의해, 접속공(23)의 측벽에 노출된 상기 확산 방지층(22)을 전기적으로 절연화하여 절연부(22i)를 형성한다. 상기 산화 공정은 일례로서, 층을 300℃ 정도의 산소 플라즈마 분위기에 1분 정도 노출시킴으로써 행한다. 상기 절연부(22i)를 형성함으로써, 후의 공정에서 행하는 전해 도금 시에, 상기 확산 방지층(22)으로부터 도금의 핵 성장이 일어나지 않게 된다.
그리고, 도 2f에 나타낸 바와 같이, 절연막(41)을 에칭 마스크로 사용하여 산화 방지막(16)을 에칭하고, 접속공(23)을 제1 금속 배선(15)에 도달하도록 관통시킨다.
이어서, 도 3a에 나타낸 바와 같이, 무전해 도금법에 의해, 제1 금속 배선(15)으로부터 상기 제1 금속 배선(15)과 같은 종류의 금속인 구리를 성장시켜 접속공(23)을 매립하는 동시에, 또한 홈(21)의 내부에 달하는 상태로 성장시켜 금속 플러그(24)를 형성한다. 상기 무전해 도금 조건으로서는, 일례로서 도금욕에 CuSO4·5H2O를 7g/l, 포르말린(37% HCHO)을 20ml/l, NaOH를 10g/l, 주석산 나트륨 칼륨을 20g/l 및, 안정제 및 습윤제를 미량 함유하는 것을 사용한다. 또, 도금욕의 온도는 50℃로 하였다.
그 후, 절연막(41)을 에칭에 의해 제거하고, 도 3b에 나타낸 바와 같이, 확산 방지층(22)을 노출시킨다.
이어서, 도 3c에 나타낸 바와 같이, 예를 들면 스퍼터링에 의해, 상기 확산 방지층(22)의 표면에 금속층(31)을 예를 들면 구리를 200nm 두께로 퇴적하여 형성한다. 그 후, 전해 도금에 의해, 도금 시드층(31) 상에 구리막을 예를 들면, 1.00㎛ 두께로 퇴적하여 형성한다. 상기 전해 도금 조건으로서는 일례로서, 도금욕에 CuSO4·5H2O를 사용하고, 양극으로 구리판을 사용하고, 도금욕의 온도를 30℃, 인가 전압을 10V, 전류를 20A/d㎡로 하였다.
그 후, 화학적 기계 연마에 의해, 절연막(20) 상의 여분의 구리막(32), 도금 시드층(31) 및 확산 방지층(22)을 제거하여 도 3d에 나타낸 바와 같이, 홈(21) 내에 금속 플러그(24)와 같은 종류의 금속(구리)인 구리막(32) 및 도금 시드층(31)으로 이루어지는 것으로 금속 플러그(24)에 직접 접속하는 제2 금속 배선(25)이 형성된다. 이어서, 절연막(20) 상에 제2 금속 배선(25)을 덮는 산화 방지층(26)을 예를 들면, 질화실리콘막을 100nm 두께로 퇴적하여 형성한다.
상기 제조 방법에서는 제2 절연막(17)에 저유전율 유기막을 사용하였으나, 예를 들면 산화실리콘막을 사용하는 것도 가능하다. 이는 제2 절연막(17)에는 접속공(23)만이 형성되기 때문에, 산화실리콘막으로 형성해도 신호 연장 등의 전기적 특성에 영향을 미치는 배선간 용량의 증대가 없기 때문이다.
또, 상기 확산 방지층(22)은 질화탄탈로 형성하는 외에, 코발트 인 텅스텐, 질화티탄, 질화텅스텐, 질화지르코늄, 질화하프늄, 코발트, 텅스텐, 질화실리콘, 탄화티탄, 질화산화실리콘 등으로 형성하는 것도 가능하다. 이 중, 질화실리콘, 탄화티탄, 질화산화실리콘 등의 절연막으로 형성하는 경우에는 접속공(23)의 측벽에 노출된 확산 방지층(22)을 전기적으로 절연화할 필요는 없다.
상기 반도체 장치의 제조 방법에서는, 하층 배선으로 되는 제1 금속 배선(15)과 상층 배선으로 되는 제2 금속 배선(25)과 그들을 접속하는 금속 플러그(24)를 같은 종류의 금속(구리)으로 다른 종류의 재료를 통하지 않고 직접 접속한 상태로 형성하므로, 제1 금속 배선(15)과 금속 플러그(24)와 제2 금속 배선(25)은 같은 종류의 금속(구리)으로 일체로 형성된 것과 동일해진다. 그러므로, 전자 이동에 의한, 금속 플러그(24)와 제1 금속 배선(15)의 계면 및 금속 플러그(24)와 제2 금속 배선(25)의 계면에서의 보이드의 발생은 억제된다. 즉, 제1 배선(15), 금속 플러그(24) 및 제2 배선(25)에 있어서의 각 계면에 다른 재료간에 계면을 형성하지 않기 때문에, 구리 원자의 유속이 일정해지고, 전자 이동 내성이 향상된다. 그러므로, 높은 신뢰성이 얻어지는 구리 배선 구조로 된다. 또한, 제1 배선(15), 금속 플러그(24) 및 제2 배선(25)에 있어서의 각 계면에 다른 재료간에 계면을 형성하지 않기 때문에, 또 금속 플러그(24)가 무전해 도금에 의해 형성되므로 비교적 큰 결정으로 성장되기 때문에, 낮은 저항의 배선 구조로 된다.
이상, 설명한 바와 같이 본 발명의 반도체 장치에 의하면, 하층 배선으로 되는 제1 금속 배선과 상층 배선으로 되는 제2 금속 배선과 그들을 접속하는 금속 플러그가 같은 종류의 금속으로 직접 접속된 상태로 형성되어 있기 때문에, 다른 재료간에 계면이 존재하지 않는다. 그러므로, 전자 이동에 의한 금속 플러그와 제1 금속 배선의 계면 및 금속 플러그와 제2 금속 배선의 계면에서의 보이드의 발생을 없앨 수 있다. 즉, 전자 이동 내성을 향상시킬 수 있기 때문에, 높은 신뢰성과 낮은 저항의 배선 구조로 된다.
또한, 본 발명의 공정에 의해, 상기한 바와 같은 우수한 반도체 장치를 얻을 수 있다.
Claims (9)
- 기판에 형성된 제1 금속 배선;상기 제1 금속 배선을 피복하는 것으로 상기 기판 상에 형성된 절연막;상기 절연막에 형성된 홈;상기 홈으로부터 상기 제1 금속 배선에 달하는 상태로 상기 절연막에 형성된 접속공;상기 접속공 내를 매립하는 것으로 상기 제1 금속 배선과 같은 종류의 금속으로 이루어지고 상기 제1 금속 배선에 직접 접속되어 상기 홈 내까지 달하는 상태로 형성된 금속 플러그; 및상기 금속 플러그와 같은 종류의 금속으로 이루어지고 상기 금속 플러그에 직접 접속되어 상기 홈 내에 형성된 제2 금속 배선을 포함하는 반도체 장치.
- 제1항에 있어서,상기 금속의 확산을 방지하는 것으로 상기 홈의 측벽 및 저부에 형성된 확산 방지층을 추가로 포함하는 반도체 장치.
- 제2항에 있어서,상기 확산 방지층은 최소한 상기 접속공의 측벽에 노출된 부분이 전기적으로 절연화되어 있는 반도체 장치.
- 제1항에 있어서,상기 제1 금속 배선의 금속이 구리인 반도체 장치.
- 기판에 제1 금속 배선을 형성하는 공정;상기 기판 상에 상기 제1 금속 배선을 피복하는 절연막을 형성하는 공정;상기 절연막에 홈을 형성하는 공정;상기 절연막에 상기 홈으로부터 상기 제1 금속 배선에 달하는 접속공을 형성하는 공정;상기 제1 금속 배선으로부터 상기 제1 금속 배선과 같은 종류의 금속을 성장시켜 상기 접속공을 매립하는 동시에 상기 홈 내부에 달하는 상태로 금속 플러그를 형성하는 공정; 및상기 홈 내에 상기 금속 플러그와 같은 종류의 금속으로 이루어지는 것으로 상기 금속 플러그에 직접 접속되는 제2 금속 배선을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 홈을 형성한 후이며 상기 접속공을 형성하기 전에, 상기 홈의 측벽 및 저부에 상기 금속의 확산을 방지하는 확산 방지층을 형성하는 공정을 추가로 포함하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 접속공을 관통시키기 전에, 상기 접속공의 측벽에 노출된 상기 확산 방지층을 전기적으로 절연화하는 공정을 추가로 포함하는 반도체 장치의 제조 방법.
- 제7항에 있어서,상기 확산 방지층을 전기적으로 절연화하는 공정은 상기 확산 방지층의 상기 홈의 측벽에 노출되어 있는 부분을 산화함으로써 행해지는 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 제1 금속 배선의 금속이 구리인 반도체 장치의 제조 방법.
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