KR20010048002A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것이다.
본 발명에 따른 반도체소자의 제조방법은, 칩 제조공정이 수행된 반도체 기판 상에 패드를 형성한 후 보호막 패턴을 형성하는 단계, 상기 반도체 기판 전면에 경계금속막을 형성하는 단계, 상기 경계금속막 상부에 제 1 포토레지스트를 도포한 후 노광 및 현상하여 제 1 포토레지스트 패턴을 형성하는 단계, 상기 제 1 포토레지스트 패턴을 마스크로 사용한 전해도금공정으로 범프를 형성하는 단계, 상기 제 1 포토레지스트 패턴을 제거하는 단계, 상기 반도체 기판 전면에 제 2 포토레지스트를 도포하는 단계, 상기 제 2 포토레지스트를 노광 및 현상하여 상기 범프의 측벽과 상부면에만 상기 제 2 포토레지스트가 잔류하는 제 2 포토레지스트 패턴을 형성하는 단계, 상기 반도체 기판 상에 차광막을 형성하는 단계 및 상기 제 2 포토레지스트 패턴을 제거하고 상기 차광막을 마스크로 이용하여 상기 경계금속막을 식각하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
따라서, 외부에서 주사된 광에 의해 PN접합부위에 광전류가 발생하여 반도체소자가 오동작하는 것을 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로써, 보다 상세하게는 외부에서 주사된 광(光)에 의해서 반도체소자의 PN접합부위에 광전류가 발생함으로써 반도체소자가 오동작하는 것을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
통상, 반도체소자 제조공정에서는 사진식각공정, 이온주입공정, 확산공정, 증착공정 등의 일련의 반도체 제조공정이 반도체 기판 상에 수행되며, 상기 반도체 제조공정에 의해서 반도체 기판 상에는 복수의 칩(Chip)이 형성된다.
그리고, 상기 반도체 기판에 형성된 스크라이브 라인(Scribe line)을 따라 칩(Chip)을 슬라이싱(Slicing)하며, 슬라이싱된 각 칩은 EDS(Electrical Die Sorting)공정의 수행으로 불량칩은 조기에 제거되고 정상칩만이 패키징(Packing)된다. 여기서 상기 패키징으로써 리드프레임 패드(Lead frame pad) 상에 접착제를 떨어뜨린 후 절단된 칩을 리드프레임 패드 상에 접착시키고, 상기 리드프레임 패드 상에 접착된 칩의 특성을 외부로 전달시키기 위하여 와이어 본딩공정(Wire bonding processing)을 수행한다. 상기 본딩공정으로 최근에는 이미 리드(Lead)가 만들어져 있는 필름을 사용하는 TAB(Tape Automated Bonding)공정를 사용하고 있다. 여기서 상기 TAB 공정을 진행하기 위해서는 납도금된 필름과 칩 사이에 접착매개물인 범프(Bump)를 반도체 기판 상에 형성하여야 한다.
도1 내지 도6은 일련의 반도체소자 제조공정이 수행된 반도체 기판 상에 범프를 형성하는 공정을 설명하기 위한 공정단면도들이다.
종래의 반도체소자의 제조방법은 선행된 공정에 의해서 PN접합을 이용한 트랜지스터(Transistor)를 포함하는 칩이 제조된 반도체 기판(10) 상에 먼저 도1에 도시된 바와 같이 알루미늄(Al) 물질을 전면 도포한 후, 통상의 사진식각공정의 수행으로 알루미늄 패드(12)를 형성한다. 이어서 상기 알루미늄 패드(12)가 형성된 반도체 기판(10) 전면에 질화물 등의 절연물질을 전면 도포하고 통상의 사진식각공정을 수행하여 보호막 패턴(14)을 형성한다.
다음으로, 도2에 도시된 바와 같이 상기 보호막 패턴(14)이 형성된 반도체 기판(10) 상부에 스퍼터링(Sputtering) 등의 방법으로 경계금속막(16)을 형성한다. 상기 경계금속막(16)은 최상부에 팔라듐(Pd)막, 중간부에 니켈(Ni)막, 최하부에 티타늄(Ti)막으로 이루어지는 3중막으로 이루어질 수 있다.
다음으로, 도3에 도시된 바와 같이 반도체 기판(10) 상부에 포토레지스트(Photoresist)를 전면 도포한 후 노광 및 현상공정을 수행하여 후속공정에 의해서 범프가 형성될 영역을 개방하는 포토레지스트 패턴(18)을 형성한다.
계속해서, 도4에 도시된 바와 같이 전해도금공정으로 포토레지스트 패턴(18)에 의해서 개방된 반도체 기판(10) 상에 금(Au)성분의 범프(20)를 형성한다.
다음으로, 도5에 도시된 바와 같이 반도체 기판(10) 상의 포토레지스트 패턴(18)을 제거한다.
이어서, 도6에 도시된 바와 같이 범프(20)를 마스크로 사용하여 경계금속막(16)을 식각하여 경계금속막 패턴(22)을 형성함으로써 범프(22)를 완성한다.
그런데, 일반적으로 반도체소자의 트랜지스터에는 PN접합부위가 형성되고, 상기 PN접합부위에 광이 입사되면 광도전효과에 의해서 반도체소자 내부에 광전류가 유기된다. 상기 광전류는 일반적으로 입사광량에 비례해서 증가하고, 반도체소자 회로 내부의 신호전하를 소실시키는 방향으로 작용하며, 특히 고입력 임피던스를 갖고 있는 CMOS 게이트에 커다란 영향을 끼쳐서 결국에는 메모리 데이터의 변화, 아날로그 회로의 전압이동, 소비전력의 증가 및 래치업(Latch-up) 등의 CMOS LSI의 오동작을 일으키는 원인으로 작용하는 문제점이 있었다.
본 발명의 목적은, 빛이 반도체소자의 PN접합부위에 주사되어 광전류가 발생함으로써 반도체소자가 오동작하는 것을 방지할 수 있는 반도체소자의 제조방법을 제공하는 데 있다.
도1 내지 도6은 종래의 반도체소자의 범프 제조방법을 설명하기 위한 공정단면도들이다.
도7 내지 도14는 범프 제조공정을 수반하는 본 발명에 따른 반도체소자의 제조방법의 제 1 실시예를 설명하기 위한 공정단면도들이다.
도15 내지 도20은 범프 제조공정을 수반하지 않는 본 발명에 따른 반도체소자의 제조방법의 제 2 실시예를 설명하기 위한 공정단면도들이다.
도21은 본 발명에 따른 반도체소자의 제조방법의 제 1 실시예를 적용한 칩의 평면도이다.
도22는 본 발명에 따른 반도체소자의 제조방법의 제 2 실시예를 적용한 칩의 평면도이다.
※도면의 주요부분에 대한 부호의 설명
10, 30, 50 : 반도체 기판 12, 32, 52, 86 : 알루미늄 패드
14, 34, 54 : 보호막 패턴 16, 36, 56 : 경계금속막
18, 38, 44, 58 : 포토레지스트 패턴 20, 40, 76 : 범프
22 : 경계금속막 패턴 42 : 포토레지스트
46, 60 : 차광막 70, 80 : 칩
72, 82 : 셀영역 74, 84 : 페리영역
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 칩 제조공정이 수행된 반도체 기판 상에 패드를 형성한 후 보호막 패턴을 형성하는 단계, 상기 보호막 패턴이 형성된 반도체 기판 전면에 경계금속막을 형성하는 단계, 상기 경계금속막 상부에 제 1 포토레지스트를 도포한 후 노광 및 현상하여 제 1 포토레지스트 패턴을 형성하는 단계, 상기 제 1 포토레지스트 패턴을 마스크로 사용한 전해도금공정을 수행하여 범프를 형성하는 단계, 상기 제 1 포토레지스트 패턴을 제거하는 단계, 상기 범프가 형성된 상기 반도체 기판 전면에 제 2 포토레지스트를 도포하는 단계, 상기 제 2 포토레지스트를 노광 및 현상하여 상기 범프의 측벽과 상부면에만 상기 제 2 포토레지스트가 잔류하는 제 2 포토레지스트 패턴을 형성하는 단계, 상기 제 2 포토레지스트 패턴에 의해서 개방된 상기 반도체 기판 상에 차광막을 형성하는 단계 및 상기 제 2 포토레지스트 패턴을 제거하고 상기 차광막을 마스크로 이용하여 상기 경계금속막을 식각하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
그리고, 본 발명에 따른 다른 반도체소자의 제조방법은, 칩 제조공정이 수행된 반도체 기판 상에 패드를 형성한 후 보호막 패턴을 형성하는 단계, 상기 보호막 패턴이 형성된 반도체 기판 전면에 경계금속막을 형성하는 단계, 상기 경계금속막 상부에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴에 의해서 개방된 상기 반도체 기판 상에 차광막을 형성하는 단계 및 상기 포토레지스트 패턴을 제거하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도7 내지 도14는 범프 제조공정을 수반하는 본 발명에 따른 반도체소자의 제조방법의 제 1 실시예를 설명하기 위한 공정단면도들이다.
본 발명에 따른 반도체소자의 제조방법은 먼저 도7에 도시된 바와 같이 소정의 반도체 제조공정의 수행에 의해서 PN접합부위를 포함하는 칩이 제조된 반도체 기판(30) 상에 알루미늄 패드(32)를 형성하고, 상기 알루미늄 패드(32)가 노출되도록 그 상부에 보호막 패턴(34)을 형성한다. 상기 알루미늄 패드(32)와 보호막 패턴(34)은 반도체 기판(30) 상에 알루미늄 물질과 질화물 등의 절연물질을 전면 도포한 후 노광 및 현상으로 이루어지는 통상의 사진공정을 수행함으로써 형성할 수 있다.
그리고, 도8에 도시된 바와 같이 상기 보호막 패턴(34)이 형성된 반도체 기판(30) 전면에 경계금속막(36)을 형성한다. 상기 경계금속막(36)은 스퍼터링공정에 의해서 형성할 수 있으며, 상기 경계금속막(36)은 하부의 보호막 패턴(34)과 우수한 접착성을 가지고, 후속공정에 의해서 형성되는 범프와 우수한 밀착성을 가지고, 후속되는 전해도금공정시 음극으로 작용할 수 있도록 우수한 전기전도성을 가진 재질로 형성함이 바람직하다. 그리고 상기 경계금속막(36)은 장벽(Barrier)으로서 작용하며 제작자의 의도에 따라서 최상부에 500Å 정도의 팔라듐(Pd)막, 중간부에 1,700Å 내지 3,000Å 정도의 니켈(Ni)막, 최하부에 1,000Å 정도의 티타늄(Ti)막으로 이루어질 수 있다.
이어서, 도9에 도시된 바와 같이 반도체 기판(30) 상부에 포토레지스트를 전면 도포한 후 노광 및 현상공정을 수반하는 통상의 사진공정을 수행하여 하부의 알루미늄 패드(52)와 일치하는 개방영역을 구비한 포토레지스트 패턴(38)을 형성한다. 상기 포토레지스트 패턴(38)은 후속공정에 의해서 범프가 형성될 영역을 개방하고 그 이외의 영역을 폐쇄하도록 형성하는 것이다.
계속해서, 도10에 도시된 바와 같이 상기 경계금속막(36)을 음극으로 사용하여 전해도금공정을 수행함으로써 반도체 기판(30) 상에 금(Au) 성분의 범프(40)를 형성한다.
다음으로, 도11에 도시된 바와 같이 범프(40)가 형성된 반도체 기판(30) 상부 전면에 포토레지스트(42)를 도포한다.
이어서, 도12에 도시된 바와 같이 노광 및 현상을 수반하는 사진공정을 수행하여 범프(40) 측벽과 상부면에만 포토레지스트(42)가 잔류하는 포토레지스트 패턴(44)을 형성한다.
다음으로, 도13에 도시된 바와 같이 상기 포토레지스트 패턴(44)을 마스크로 사용하여 차광막(46)을 형성한다. 상기 차광막(46)은 화학기상증착공정, 스퍼터링공정 및 전해도금공정 중에서 어느 하나의 방법으로 형성할 수 있다.
이어서, 도14에 도시된 바와 같이 범프(40) 주변부의 포토레지스트 패턴(44)을 제거한 후, 상기 차광막(46)을 마스크로 이용하여 그 하부의 경계금속막(36)을 식각한다. 상기 포토레지스트 패턴(44)은 케미컬(Chemical)을 이용한 습식식각방법에 의해서 제거할 수 있다.
도15 내지 도20은 범프 제조공정을 수반하지 않는 본 발명에 따른 반도체소자의 제조방법의 제 2 실시예를 설명하기 위한 공정단면도들이다.
본 발명에 따른 반도체소자의 제조방법은, 먼저 도15에 도시된 바와 같이 소정의 반도체 제조공정에 의해서 PN접합부위를 포함하는 칩이 제조된 반도체 기판(50) 상에 알루미늄 패드(52)를 형성하고, 상기 알루미늄 패드(52) 상에 보호막 패턴(54)을 형성한다. 상기 알루미늄 패드(52)와 보호막 패턴(54)은 통상의 사진식각공정에 의해서 형성할 수 있다.
이어서, 도16에 도시된 바와 같이 보호막 패턴(54)이 형성된 반도체 기판(50) 전면에 경계금속막(56)을 형성한다. 상기 경계금속막(56)은 스퍼터링공정에 의해서 형성할 수 있으며, 상기 경계금속막(56)은 하부의 보호막 패턴(54)과 우수한 접착성을 가져야 하며, 상기 경계금속막(56)은 장벽(Barrier)으로서 작용하며 제작자의 의도에 따라서 최상부에 500Å 정도의 팔라듐(Pd)막, 중간부에 1,700Å 내지 3,000Å 정도의 니켈(Ni)막, 최하부에 1,000Å 정도의 티타늄(Ti)막으로 이루어지는 3중막으로 이루어질 수 있다.
다음으로, 도17에 도시된 바와 같이 경계금속막(56)이 형성된 반도체 기판(50) 전면에 포토레지스트를 도포한 후 통상의 노광 및 현상공정을 수반하는 사진공정을 수행함으로써 그 하부의 알루미늄 패드(52)를 폐쇄시킬 수 있는 포토레지스트 패턴(58)을 형성한다.
다음으로, 도18에 도시된 바와 같이 상기 포토레지스트 패턴(58)을 마스크로 사용하여 차광막(60)을 형성한다. 상기 차광막(60)은 화학기상증착공정, 스퍼터링공정 및 전해도금공정 중에서 어느 하나의 방법으로 형성할 수 있다.
계속해서, 도19에 도시된 바와 같이 포토레지스트 패턴(58)을 제거한다. 상기 포토레지스트 패턴(58)은 케미컬을 이용한 습식식각공정에 의해서 제거할 수 있다.
마지막으로, 상기 차광막(60)을 마스크로 사용한 식각공정을 수행하여 경계금속막(56)을 식각하여 경계금속막 패턴(62)을 형성한다.
도21은 본 발명에 따른 반도체소자의 제조방법의 제 1 실시예를 적용한 칩의 평면도이고, 도22는 본 발명에 따른 반도체소자의 제조방법의 제 2 실시예를 적용한 칩의 평면도이다.
도21을 참조하면, 전술한 제 1 실시예에 의해서 칩(70)의 셀영역(72)과 페리영역(74)의 범프(76) 상부에 차광막(빗금친부분)이 구비됨으로써 외부에서 주사된 광에 의해서 반도체소자의 PN접합부위에서 광전류가 유기되는 것이 방지되도록 되어 있다.
도22를 참조하면, 전술한 제 2 실시예에 의해서 칩(80)의 셀영역(82)에만 차광막(빗금친부분)이 구비되며, 상기 차광막에 의해서 외부에서 주사된 광에 의해서 반도체소자의 PN접합부위에 광전류가 유기되는 것이 방지되도록 되어 있다.
따라서, 본 발명에 의하면 경계금속막 상부에 차광막이 구비되어 외부에서 주사된 광은 차광막에 의해서 반사됨으로써 PN접합부위에 광이 주사되어 광전류가 유기되어 반도체소자가 오동작되는 것을 방지할 수 있고, 부수적으로 반도체소자의 외부에서 가해지는 물리충격이 차광막에 의해서 흡수되어 외부 물리충격에 대한 저항성이 향상되는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (2)
- 칩 제조공정이 수행된 반도체 기판 상에 패드를 형성한 후 보호막 패턴을 형성하는 단계;상기 보호막 패턴이 형성된 반도체 기판 전면에 경계금속막을 형성하는 단계;상기 경계금속막 상부에 제 1 포토레지스트를 도포한 후 노광 및 현상하여 제 1 포토레지스트 패턴을 형성하는 단계;상기 제 1 포토레지스트 패턴을 마스크로 사용한 전해도금공정을 수행하여 범프를 형성하는 단계;상기 제 1 포토레지스트 패턴을 제거하는 단계;상기 범프가 형성된 상기 반도체 기판 전면에 제 2 포토레지스트를 도포하는 단계;상기 제 2 포토레지스트를 노광 및 현상하여 상기 범프의 측벽과 상부면에만 상기 제 2 포토레지스트가 잔류하는 제 2 포토레지스트 패턴을 형성하는 단계;상기 제 2 포토레지스트 패턴에 의해서 개방된 상기 반도체 기판 상에 차광막을 형성하는 단계; 및상기 제 2 포토레지스트 패턴을 제거하고 상기 차광막을 마스크로 이용하여 상기 경계금속막을 식각하는 단계;를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
- 칩 제조공정이 수행된 반도체 기판 상에 패드를 형성한 후 보호막 패턴을 형성하는 단계;상기 보호막 패턴이 형성된 반도체 기판 전면에 경계금속막을 형성하는 단계;상기 경계금속막 상부에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴에 의해서 개방된 상기 반도체 기판 상에 차광막을 형성하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계;를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990052461A KR20010048002A (ko) | 1999-11-24 | 1999-11-24 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990052461A KR20010048002A (ko) | 1999-11-24 | 1999-11-24 | 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010048002A true KR20010048002A (ko) | 2001-06-15 |
Family
ID=19621616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990052461A KR20010048002A (ko) | 1999-11-24 | 1999-11-24 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010048002A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101006520B1 (ko) * | 2008-01-22 | 2011-01-07 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
| US8338921B2 (en) | 2008-01-22 | 2012-12-25 | SK Hynix Inc. | Wafer level chip scale package having an enhanced heat exchange efficiency with an EMF shield and a method for fabricating the same |
-
1999
- 1999-11-24 KR KR1019990052461A patent/KR20010048002A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101006520B1 (ko) * | 2008-01-22 | 2011-01-07 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
| US8338921B2 (en) | 2008-01-22 | 2012-12-25 | SK Hynix Inc. | Wafer level chip scale package having an enhanced heat exchange efficiency with an EMF shield and a method for fabricating the same |
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