KR20010043324A - 불화탄소 가스를 사용하는 이산화 실리콘막의 에칭방법 - Google Patents

불화탄소 가스를 사용하는 이산화 실리콘막의 에칭방법 Download PDF

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Abstract

깊고 좁은 0.6 미크론 및 그 이하의 개구부를 도핑되거나 도핑되지 않은 실리콘 산화막에서 플라즈마 에칭하는 반도체 제조방법. 에칭 가스는 이방성 에칭된 개구부를 얻고 5:1 및 그 이상의 종횡비를 갖는 에칭된 개구부의 에칭 중단을 피하도록 충분한 폴리머 생성을 제공하면서 실리콘 산화막의 에칭하는 불화탄소, 산소 및 질소를 포함한다. 본 방법은 0.25 미크론 및 그 이하의 컨택트 또는 비아 개구부를 에칭하는데 유용하며, 샤워헤드 전극을 갖는 평행판 플라즈마 반응기에서 수행될 수 있다.

Description

불화탄소 가스를 사용하는 이산화 실리콘막의 에칭방법 {Method for etching silicon dioxide using fluorocarbon gas chemistry}
집적회로 제조시 공통되는 요구사항은 도핑되거나 도핑되지 않은 실리콘 산화막에서 컨택트(contact) 및 비아(via)와 같은 개구부를 에칭하는 것이다. 이와 같은 실리콘 산화막은 순수한 이산화 실리콘막, 및 붕소, 인 및/또는 비소로 도핑시킨 실리케이트와 같은 그의 글래스를 포함한다. 실리콘 산화막은 다결정 실리콘; 알루미늄, 티타늄, 텅스텐, 몰리브덴과 같은 금속 또는 그의 합금; 티타늄 질산염과 같은 질산염; 티타늄 규화물, 코발트 규화물, 텅스텐 규화물, 몰리브덴 규화물과 같은 금속 규화물 등과 같은 도전층 또는 반도전층 위에 놓인다.
실리콘 산화막의 개구부를 에칭하기 위한 다양한 플라즈마 에칭 기술은 미국특허 제5,013,398호; 제5,013,400호; 제5,021,121호; 제5,022,958호; 제5,269,879호; 제5,529,657호; 제5,595,627호 및 제5,611,888호에 개시되어 있다. '398 특허에 개시되어 있는 평행판 플라즈마 반응기 챔버 또는 '400 특허에 개시되어 있는 3극 진공관형 반응기와 같은 중간 밀도 반응기, 또는 '657 특허에 개시되어 있는 유도 결합 반응기와 같은 고밀도 반응기에서 플라즈마 에칭을 수행할 수 있다. 에칭 가스는 '121 및 '958 특허에 개시되어 있는 무산소, Ar, CHF3및 선택적 CF4가스 혼합물; '879 특허에 개시되어 있는 무산소, 불소-함유 및 질소 가스 혼합물; '627 특허에 개시되어 있는 CF4및 CO 가스 혼합물; '400 특허에 개시되어 있는 산소 및 CF4가스 혼합물; '657 특허에 개시되어 있는 CF4및 CH4가스 혼합물; 및 '888 특허에 개시되어 있는 프레온 및 네온 가스 혼합물을 포함한다.
장치의 형상이 점점 더 작아짐에 따라, 실리콘 산화막의 개구부를 깊고 좁게 플라즈마 에칭하는 것이 요구되고 있다. 따라서 종래기술에서는 이와 같은 깊고 좁은 개구부를 얻기 위한 플라즈마 에칭 기술이 필요하다. 또한 개구부 측면의 휨없이 이와 같은 개구부 형상을 얻는 것이 가장 바람직할 것이다.
본 발명은 집적 회로의 제조시 이산화 실리콘막을 에칭하는 개선된 방법에 관한 것이다.
도 1a 및 b는 본 발명에 따른 플라즈마 가스를 사용하는 실리콘 웨이퍼 상의 중심 및 모서리 위치 각각에서, 이산화 실리콘막에서 형성된 컨택트 개구부의 프로필을 나타낸다.
도 2a 및 b는 본 발명에 따른 플라즈마 가스를 사용하는 마라톤 런으로 25개의 웨이퍼를 처리한 반복성 연구 중 실리콘 웨이퍼 상의 중심 및 모서리 위치 각각에서 이산화 실리콘막에서 형성된 컨택트 개구부의 프로필을 나타낸다.
도 3은 본 발명에 따른 바람직한 가스를 사용하는 실리콘 웨이퍼의 중심부에서 이산화 실리콘막에 형성된 컨택트 개구부의 프로필을 나타낸다.
본 발명은 반도체 기판 상의 실리콘 산화막의 비아 및 컨택트와 같은 0.6, 특히 0.3㎛ 및 그 이하의 고종횡비 특성을 갖는 플라즈마 에칭 방법을 제공한다. 공정에서, 불화탄소, 산소 및 질소 반응물을 포함하는 가스 혼합물은 플라즈마 상태로 여기되며, 에칭 공정중 질소 및 산소는 공동으로 반응하여 "에칭 중단"으로 알려진 현상을 유발하지 않도록 폴리머 형성을 억제한다. 각 중단은 너무 많은 폴리머를 형성하는 가스를 사용하는 실리콘 산화막의 깊고 좁은 개구부의 플라즈마 에칭 중 발생하는 문제로서, 개구부의 폴리머-형성은 실리콘 산화막 에칭의 진행을 억제한다. 본 발명의 공정에서, 폴리머 형성은 에칭 가스 혼합물에서 산소 및 질소로 폴리머를 분해하는 상승 효과에 의해 감소될 수 있다.
본 발명에 따라서, 산소 및 질소는 에칭된 개구부의 프로필을 조절하기에 충분한 양으로 첨가된다. 예를 들어, 바람직한 수준까지 산소의 양을 증가시켜 선형 개구부를 형성하는 것이 가능하다. 한편, 에칭 가스 혼합물에서 산소를 감소시키거나 제거함으로써 끝이 가는 개구부를 형성하는 것이 가능하다. 예를 들어, 상단부 0.3㎛에서 하단부 0.1㎛까지 크기가 변하는 끝이 가는 개구부는 C4F8, Ar 및 N2의 무산소 에칭 가스 혼합물을 사용하여 형성할 수 있다. 선형 개구부에 대해서는, 바람직한 산소의 양은 불화탄소 가스양의 50 내지 75%이며, 60 내지 70%가 더욱 바람직하다. 그러나 산소의 양이 C3F6와 같은 덜 복잡한 불화탄소보다는 C4F8과 같은 더 복잡한 불화탄소에 대해서 더 높은 경우가 유리하다.
산소는 에칭된 개구부의 하부에서 폴리머를 통해 제거하기에 충분한 양으로 플라즈마 에칭 반응기에 공급될 수 있다. 중간 밀도 플라즈마를 형성하는 반응기에 대해, 산소는 3 내지 15 sccm의 유속으로 반응기에 공급될 수 있다.
선형 측면을 갖는 개구부를 얻기 위하여, 휨을 피하거나 최소화하도록 충분한 폴리머가 존재하고, 에칭 중단 현상을 피하기에 충분한 폴리머가 제거되도록 산소첨가를 조절하는 것이 바람직하다. 폴리머 제거에 대하여, 산소는 질소보다 훨씬 더 효과적이다. 예를 들어 1 sccm O2는 폴리머 제거에 있어서 15 sccm N2와 같은 효과를 낸다. 따라서 O2와 N2유속을 선택적으로 조절함으로써 선형 및 좁은 고종횡비 개구부를 얻는 것이 가능하다.
에칭 가스 혼합물은 불활성 운반 가스를 포함하는 것이 바람직하다. 아르곤은 실리콘 산화막을 공격시 불소를 돕는 특히 유용한 불활성 운반 가스이다. 그러나 He, Ne, Kr 및/또는 Xe와 같은 다른 불활성 가스도 운반 가스로서 사용될 수 있다. 플라즈마 에칭 반응기의 압력을 가능한 낮게 유지하기 위하여, 반응기에 도입된 운반 가스의 양은 가능한 낮아야 한다. 예를 들어, 중간 밀도 플라즈마 반응기에 대해서, 아르곤은 150 내지 300 sccm의 양으로 공급될 수 있다. 운반 가스는 산화막에 스퍼터링에 기인한 산화막 에칭 속도를 돕는 것이 바람직하다.
불화탄소는 CnFm(식중 n 은 적어도 2이며, m은 n 이상이다), 예를 들어 C4F8또는 C3F6를 포함하는 것이 바람직하다. 수소를 포함하는 불화탄소가 상당히 중합되기 쉽더라도, 에칭 중단 현상을 피하기 위하여, 질소와 산소의 상승 조합을 사용하여 깊고 좁은 개구부가 얻어지도록 중합도를 조절할 수 있게 무수소 불화탄소 가스를 사용하는 것이 바람직하다. 플라즈마 반응기에 공급되는 불화탄소 가스의 양은 원하는 중합도를 얻기에 충분해야만 한다. 예를 들어, 중간 밀도 플라즈마 반응기에서, 불화탄소 가스를 3 내지 15 sccm, 바람직하게는 5 내지 15 sccm, 및 더욱 바람직하게는 6 - 7 sccm의 양으로 공급할 수 있다.
질소는 중합 제거에 있어서 효과적이지만, 산소보다는 못하다. 또한 산소가 CO를 형성하여 폴리머를 제거하는 반면, N은 CN(시안화물 가스)을 생성한다. 폴리머 제거가 질소에 덜 민감하므로, 질소 유속을 변경하여 선형 및 좁은 개구부를 얻도록 에칭 공정을 선택적으로 조절할 수 있다. 예를 들어, 특정 산소 유속이 문제가 되는 크기의 개구부에 대해 에칭 중단을 유발한다면 에칭 중단 문제가 극복될 때까지 질소를 첨가할 수 있다. 중간 밀도 플라즈마 반응기에 대해서, 질소를 0 내지 100 sccm의 양으로 공급할 수 있다. 예를 들어, 0.25㎛ 컨택트 개구부에 대해 산소가 4 내지 7 sccm으로 공급되고, 아르곤이 150 내지 160 sccm으로 공급되며, C4F8이 5 내지 8 sccm으로 공급되는 경우, 질소 유속은 20 내지 60 sccm의 범위가 될 수 있다.
본 발명의 공정은 적어도 5:1의 상당히 높은 종횡비를 얻는데 유용하며, 0.3㎛보다 작은 개구부에 대해 10:1 까지의 종횡비를 얻는데 특히 유용하다. 예를 들어, 2.1㎛ 이상의 깊이에서 0.25㎛ 개구부에 대해 선형 측면을 얻는 것이 가능하다.
반응기 압력은 가능한 낮게 유지하는 것이 바람직하다. 일반적으로 너무 높은 반응기 압력은 에칭 중단 문제를 유발할 수 있는 반면 너무 낮은 반응기 압력은 플라즈마 소화를 유발할 수 있다. 중간 밀도 플라즈마 반응기에 대해, 반응기는 20 내지 40 mTorr과 같은 200 mTorr 이하인 것이 바람직하다. 에칭이 행해지는 반도체 기판에서의 플라즈마 제한 때문에 기판 표면에서의 압력은 30 내지 100 mTorr, 예를 들어 45 내지 65 mTorr의 범위가 될 수 있다.
에칭이 행해지는 반도체 기판을 지지하는 기판 지지물은 기판 상의 포토레지스트의 연소를 방지하기에 충분할 정도로 기판을 냉각하는 것이 바람직하며, 예를 들어 기판을 140℃ 이하에서 유지하는 것이 바람직하다. 중간 밀도 반응기에서, 기판 지지물을 -10 내지 40℃의 온도로 냉각하면 충분하다. 이중판 플라즈마 반응기 또는 3극 진공관형 반응기에서, 기판 지지물은 ESC와 같은 하부 전극을 포함할 수 있으며, 여기서 실리콘 웨이퍼와 같은 기판은 정전기적으로 고정되며, 웨이퍼와 ESC의 상면 사이에서 원하는 압력으로 헬륨을 공급하여 냉각된다. 예를 들어 바람직한 60 내지 120℃의 온도에서 웨이퍼를 유지하기 위하여, He은 웨이퍼와 척(chuck) 사이 공간에서 10 내지 30 Torr의 압력으로 유지될 수 있다.
플라즈마 반응기는 중간 밀도 평행판 또는 3극 진공관형 플라즈마 반응기를 포함하는 것이 바람직하다. 이와 같은 반응기에서, 반도체 전극을 지지하는 상단 전극과 하단 전극 사이의 갭을 약 1.3 내지 2.5cm의 거리에서 유지하는 것이 바람직하다. 상단 및 하단 전극에 공급되는 전체 전력은 약 1000 내지 4000와트의 범위일 수 있다. 적절한 반응기는 LAM 4520XL이며, 여기서 상단 전극은 27MHz에서 구동되는 실리콘 샤워헤드(showerhead) 전극이며, 하단 전극은 2MHz에서 구동되는 정전기적 척이다.
실리콘 산화막은 다양한 방법으로 형성될 수 있으며, F, B, P, As 등과 같은 도펀트를 포함할 수 있다. 예를 들어, 실리콘 산화막은 도핑되지 않은 실리케이트 글래스(USG), 붕소 인 실리케이트 글래스(BPSG), 인 실리케이트 글래스(PSG), 스핀 온 글래스(SOG), 도핑되거나 도핑되지 않은 TEOS, 불화 실리콘 산화막(SiOF), 열산화막, 또는 다른 형태의 실리콘 산화막일 수 있다.
본 발명의 공정은 하부의 도전층 또는 반도전층까지 실리콘 산화막을 통해 깊고 좁은 개구부를 에칭하는데 특히 적당하다. 이와 같은 층은 Al, Ti, Cu, Mo와 같은 금속 또는 이들의 합금, 티타늄 질화물과 같은 금속 질화물, 도핑되거나 도핑되지 않은 다결정 또는 단결정 규소, 티타늄 규화물, 텅스텐 규화물, 코발트 규화물, 몰리브덴 질화물과 같은 금속 질화물 등일 수 있다. 산소가 에칭 가스 혼합물에 첨가되는 경우, 하부의 도전성 금속은 실리콘 질화물과 같은 산소에 의해 결합되는 금속을 제외하는 것이 바람직하다.
본 발명은
실리콘 산화막 하부의 전기적 도전층 또는 반도전층을 포함하는 반도체 기판을 플라즈마 에칭 반응기로 도입하는 단계;
실리콘 산화막을 에칭하여 전기적 도전층 또는 반도전층을 노출시키고, 실리콘 산화막을 통해 전기적 도전층 또는 반도전층까지 확장된 개구부를 제공하며, 상기 에칭은 플라즈마 에칭 반응기에서 이온화된 상태로 실리콘 산화막을 에칭 가스에 노출시켜 수행되고, 상기 에칭 가스가 불화탄소, 질소, 산소 반응물 및 불활성 운반 가스를 포함하며, 에칭 단계중 개구부에서 에칭 중단을 유발하는 폴리머 형성을 억제하기에 충분한 양으로 산소 및 질소가 존재하는 단계;
를 포함하는 실리콘 산화막의 에칭방법을 제공한다.
본 발명의 한 측면에 따라서, 실리콘 산화막은 도핑되거나 도핑되지 않은 실리콘 산화막을 포함할 수 있으며, 에칭 단계는 중간 밀도 플라즈마 반응기에서 수행될 수 있다. 본 발명의 다른 측면에 따라서, 개구부는 휨 없이 에칭될 수 있으며, 적어도 5:1의 종횡비를 갖는다. 에칭가스는 C4F4, 아르곤, 질소 및 산소로 필수적으로 이루어지는 것이 바람직하다. 전기적 도전층 또는 반도전층은 Al, Al 합금, Cu, Cu 합금, Ti, Ti 합금, 도핑되거나 도핑되지 않은 다결정 또는 단결정 실리콘, TiN, TiW, Mo, Ti의 규화물, W, Co 및/또는 Mo 등으로 이루어지는 군으로부터 선택되는 금속-함유층을 포함한다.
본 발명의 공정은 무수소 CnFm(식중 n은 적어도 2이며 m은 n 이상이다), 예를 들어 C2F6, C3F6, C4F8및 그의 혼합물을 포함하는 불화탄소 가스를 사용해서 0.6, 특히 0.25 미크론 또는 그 이하의 크기를 갖는 개구부를 에칭할 수 있다. 운반 가스는 Ar, He, Ne, Kr, Xe 또는 이들의 혼합물로 이루어지는 군으로부터 선택될 수 있다. 중간 밀도 평행판 플라즈마 반응기에서 에칭하는 경우, 산소는 3 내지 15 sccm의 유속으로 플라즈마 반응기에 공급될 수 있으며, 질소는 1 내지 100 sccm의 유속으로 플라즈마 반응기에 공급될 수 있고, 불화탄소 가스는 3 내지 15 sccm의 유속으로 플라즈마 반응기에 공급될 수 있다. 예를 들어 불화탄소, 산소 및 질소 가스는 각각 5 내지 10 sccm, 5 내지 10 sccm, 및 20 내지 60 sccm의 유속으로 플라즈마 반응기에 공급될 수 있다. 에칭 단계는 200%까지의 오버에칭이 얻어질 때까지 수행될 수 있으며, 그 후에 개구부를 금속으로 충진할 수 있다. 본 발명의 방법은 또한 실리콘 산화막 상에 포토레지스트 층을 형성하는 단계, 복수개의 개구부를 형성하도록 포토레지스트층을 패터닝하는 단계, 및 비아 또는 컨택트 개구부를 실리콘 산화막에 형성하는 에칭단계를 더 포함한다. 공정에 있어서, 적어도 5:1의 종횡비를 갖도록 개구부를 형성할 수 있다. 공정에서, 산소는 개구부 내에서 증착된 폴리머와 반응하여 CO를 형성할 수 있으며, 질소는 개구부 내에서 증착된 폴리머와 반응하여 CN을 형성할 수 있다. 플라즈마 반응기는 에칭 단계중 200 mTorr 이하의 압력으로 조절할 수 있다.
따라서 본 발명의 방법은 깊고 좁은 쿼터 미크론 및 그 이하의 크기를 갖는 개구부를 도핑되거나 도핑되지 않은 실리콘 산화막에서 플라즈마 에칭할 수 있는 반도체 제조방법을 제공한다. 플라즈마 가스는 이방성으로 에치된 개구부를 얻고, 5:1 및 그 이상의 종횡비를 갖는 에칭된 개구부의 에칭 중단을 피하기에 충분한 폴리머 생성을 제공하면서 실리콘 산화막을 에칭하도록 상호 작용하는 불화탄소, 산소 및 질소 가스를 포함한다. 공정은 샤워헤드(showerhead) 전극을 갖는 평행판 플라즈마 반응기에서 수행될 수 있다.
본 발명의 여러 측면을 설명하는 하기 실시예를 참고로 본 발명을 설명한다. 하기 표는 평행판 플라즈마 반응기에서 6 또는 8인치 실리콘 웨이퍼의 처리와 관련된 데이타를 나타낸다. 데이타는 상단 및 하단 전극에 대한 전력(단위: 와트) 및 온도(단위: ℃), 다양한 가스에 대한 유속(단위: sccm), 챔버 압력(단위: mTorr), He 웨이퍼 이면 냉각 압력(단위: Torr), 상단 및 하단 전극 사이 갭(단위: cm), 및 히타치 S7280 CD-SEM을 사용하여 얻어진 CD 측정값을 포함한다. 하기 결과에서 알 수 있는 바와 같이, CO보다는 오히려 질소를 사용한 에칭이 보다 우수한 에칭 속도를 제공했으며, 놀라울 정도의 깊고 좁은 개구부가 얻어졌으나, 그 반면 CO를 사용하면 낮은 에칭속도 및 에칭 중단을 나타냈다.
표 1은 LAM 4520XL 단일 웨이퍼 플라즈마 에칭 반응기로 처리된 200mm 웨이퍼에 대한 데이타를 나타낸다. 시험에서, 0.25㎛ 패터닝된 산화물 웨이퍼는 50% 오버에칭하기 위하여 270초 동안 에칭된 마지막 웨이퍼를 제외하면 150초 동안 에칭되었다. 도 1a 및 b는 2000와트 하단 전극 전력, 1000와트 상단 전극 전력, 150 sccm Ar, 6.5 sccm C4F8, 6 sccm O2, 20 sccm N2, 1.3cm 갭, 15℃ 하단 전극 온도, 및 20℃ 상단 전극을 사용하여 웨이퍼의 중심부 및 모서리에서 이방성 에칭된 개구부를 나타낸다. 표 2는 반복성 시험중 시험의 분포를 나타내며, 표 3은 반복성 시험중 25개 웨이퍼의 마라톤 런에서 얻어진 데이타를 나타낸다. 도 2a 및 b는 마라톤 런 동안 3번째 웨이퍼의 중심부 및 모서리에서의 에칭 프로필을 나타낸다. 웨이퍼의 중심부에서 모서리까지의 균일성은 본 발명에 따르는 불화탄소, 산소, 질소 및 아르곤 가스를 사용하는 쿼터 미크론 컨택트에 대해서 허용가능하다는 것이 입증되었다.
하기 표에서, 오픈 면적 에칭 속도, 컨택트내 에칭속도, 포토레지스트 선택성 및 산화막 균일성을 프로세스 스페셜티(Process Specialty) 웨이퍼 및 IBM III 웨이퍼를 사용하여 시험하였다. 또한 공정에 의해 얻어지는 컨택트의 휨에 대한 효과를 알아보기 위하여 가스 유속을 측정하였다. 표 4는 고정된 조건을 나타내고, 표 5는 여러 가스의 유속 변화를 나타낸다. 가장 좋은 결과를 낸 공정 방법은 2200 와트 하단 전극, 1200 와트 상단 전극, 150 sccm Ar, 6.5 sccm C4F8, 6 sccm O2, 20 sccm N2, 1.3 cm 갭, 15℃ 하단 전극 및 20℃ 상단 전극이었다. 전체 공정 방법은 표 6에 나타낸다.
포토레지스트 선택성 및 컨택트 내의 에칭속도를 표 7-9에 나타내며, 여기서 표 7은 0.5 미크론 컨택트에 대한 결과를 나타내고, 표 8은 0.35미크론 컨택트에 대한 결과를 나타내며, 표 9는 0.3 미크론 컨택트에 대한 결과를 나타낸다.
에칭 속도 및 균일성에 대한 오픈 면적 에칭 결과를 표 10에 나타낸다. 오픈 면적 에칭은 에칭 속도에 영향을 미치는 대부분의 특징적인 요소가 C8F8유속 및 C4F8과 O2가스의 상호작용이라는 것을 나타낸다. C4F8및 O2의 상호작용은 C4F8및 O2의 증가가 에칭 속도를 증가시킨다는 것을 보여준다. 이와 같은 경향은 0.3 μ에칭 속도 경향과는 다르다. 컨택트 파괴가 오픈 면적 에칭 속도에서 문제가 되지 않으므로, 경향은 작은 컨택트 에칭 속도와는 다르다. 대부분의 중합 조건에 대한 균일성은 높으며, C4F8의 유속은 균일성에 대한 가장 높은 효과를 나타내었다.
상기에서 본 발명의 원리, 바람직한 구현예 및 운전 모드를 설명하였다. 그러나 본 발명을 논의된 특정 구현예에 제한되는 것으로 이해해서는 안된다. 그러므로 상기 개시된 구현예를 한정적으로 해석하기 보다는 설명을 위한 것으로 이해해야 하며, 하기 청구범위에 의해 한정되는 본 발명의 영역으로부터 분리되지 않고 당업자에 의해 다양한 변화가 이와 같은 구현예에 행해질 수 있는 것으로 인식해야 한다.

Claims (20)

  1. 실리콘 산화막 하부의 전기적 도전층 또는 반도전층을 포함하는 반도체 기판을 플라즈마 에칭 반응기로 도입하는 단계;
    실리콘 산화막을 에칭하여 전기적 도전층 또는 반도전층을 노출시키고, 실리콘 산화막을 통해 전기적 도전층 또는 반도전층까지 확장된 개구부를 제공하는 단계를 포함하며, 상기 에칭은 플라즈마 에칭 반응기에서 이온화된 상태로 실리콘 산화막을 에칭 가스에 노출시켜 수행되고, 상기 에칭 가스가 불화탄소, 질소, 산소 반응물 및 불활성 운반 가스를 포함하며, 에칭 단계중 개구부에서 에칭 중단을 유발하는 폴리머 형성을 억제하기에 충분한 양으로 산소 및 질소가 존재하는 것을 특징으로 하는 실리콘 산화막의 에칭방법.
  2. 제1항에 있어서, 실리콘 산화막이 도핑되거나 도핑되지 않은 이산화 실리콘막을 포함하는 것을 특징으로 방법.
  3. 제1항에 있어서, 에칭단계가 중간 밀도 플라즈마 반응기에서 수행되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 개구부에 최대한 6:1의 종횡비를 제공하면서 휨없이 개구부를 에칭하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 에칭 가스가 C4F8, 아르곤, 질소 및 산소로 필수적으로 이루어지는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 전기적 도전층 또는 반도전층은 도핑되거나 도핑되지 않은 다결정 또는 단결정 실리콘, 알루미늄, 구리, 티타늄, 텅스텐, 몰리브덴 또는 이들의 합금, 티타늄 질화물, 티타늄 규화물, 텅스텐 규화물, 코발트 규화물 및 몰리브덴 규화물로 이루어지는 군으로부터 선택되는 금속-함유 층을 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 개구부가 0.25미크론 또는 그 이하의 크기를 갖는 개구부인 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 불화탄소 가스가 무수소 CnFm가스 (식중 n은 적어도 2이며, m은 n 이상이다)인 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 운반가스가 Ar, He, Ne, Kr, Xe 또는 이들의 혼합물로 이루어지는 군으로부터 선택되는 것임을 특징으로 하는 방법.
  10. 제1항에 있어서, 산소가 3 내지 15 sccm의 유속으로 플라즈마 반응기에 공급되는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 질소가 1 내지 100 sccm의 유속으로 플라즈마 반응기에 공급되는 것을 특징으로 하는 방법.
  12. 제1항에 있어서, 불화탄소가스가 3 내지 15 sccm의 유속으로 플라즈마 반응기에 공급되는 것을 특징으로 하는 방법.
  13. 제1항에 있어서, 불화탄소, 산소 및 질소 가스가 각각 5 내지 10 sccm, 5 내지 10 sccm 및 20 내지 60 sccm의 유속으로 플라즈마 반응기에 공급되는 것을 특징으로 하는 방법.
  14. 제1항에 있어서, 에칭 단계 이후에 개구부를 금속으로 더 충진하는 것을 특징으로 하는 방법.
  15. 제1항에 있어서, 에칭 단계가 200% 오버에칭이 될 때까지 수행되는 것을 특징으로 하는 방법.
  16. 제1항에 있어서, 실리콘 산화막 상에 포토레지스트층을 형성하는 단계, 복수개의 개구부를 형성하기 위하여 포토레지스트층을 패터닝하는 단계, 실리콘 산화막에서 비아 또는 컨택트 개구부를 형성하는 에칭단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제1항에 있어서, 개구부가 적어도 5:1의 종횡비로 형성되는 것을 특징으로 하는 방법.
  18. 제1항에 있어서, 에칭단계에서 에칭 가스 내의 산소가 개구부에 증착된 폴리머와 반응하여 CO를 형성하고, 에칭 가스 내의 질소가 개구부에 증착된 폴리머와 반응하여 CN을 형성하는 것을 특징으로 하는 방법.
  19. 제1항에 있어서, 플라즈마 반응기가 에칭 단계중 200 mTorr 이하의 압력인 것을 특징으로 하는 방법.
  20. 제1항에 있어서, 에칭 단계에서, 반도체 기판이 실리콘 웨이퍼를 포함하고, 웨이퍼는 130℃ 이하의 온도에서 유지되는 것을 특징으로 하는 방법.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434816B (en) * 1998-12-28 2001-05-16 Asahi Chemical Micro Syst Method for forming contact hole
US6797189B2 (en) 1999-03-25 2004-09-28 Hoiman (Raymond) Hung Enhancement of silicon oxide etch rate and nitride selectivity using hexafluorobutadiene or other heavy perfluorocarbon
JP4173307B2 (ja) * 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路の製造方法
US6635335B1 (en) * 1999-06-29 2003-10-21 Micron Technology, Inc. Etching methods and apparatus and substrate assemblies produced therewith
DE19937994C2 (de) * 1999-08-11 2003-12-11 Infineon Technologies Ag Ätzprozeß für eine Dual Damascene Strukturierung einer Isolierschicht auf einer Halbleiterstruktur
US20050158666A1 (en) * 1999-10-15 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple etch method for etching material etchable with oxygen containing plasma
US6486069B1 (en) * 1999-12-03 2002-11-26 Tegal Corporation Cobalt silicide etch process and apparatus
US6547979B1 (en) * 2000-08-31 2003-04-15 Micron Technology, Inc. Methods of enhancing selectivity of etching silicon dioxide relative to one or more organic substances; and plasma reaction chambers
JP2002110647A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
DE10053780A1 (de) * 2000-10-30 2002-05-16 Infineon Technologies Ag Verfahren zur Strukturierung einer Siliziumoxid-Schicht
US6554004B1 (en) * 2000-11-07 2003-04-29 Motorola, Inc. Method for removing etch residue resulting from a process for forming a via
US6686296B1 (en) * 2000-11-28 2004-02-03 International Business Machines Corp. Nitrogen-based highly polymerizing plasma process for etching of organic materials in semiconductor manufacturing
US7311852B2 (en) * 2001-03-30 2007-12-25 Lam Research Corporation Method of plasma etching low-k dielectric materials
US6746961B2 (en) 2001-06-19 2004-06-08 Lam Research Corporation Plasma etching of dielectric layer with etch profile control
US7129178B1 (en) * 2002-02-13 2006-10-31 Cypress Semiconductor Corp. Reducing defect formation within an etched semiconductor topography
JP4153708B2 (ja) * 2002-03-12 2008-09-24 東京エレクトロン株式会社 エッチング方法
US20040171260A1 (en) * 2002-06-14 2004-09-02 Lam Research Corporation Line edge roughness control
US7547635B2 (en) * 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
US6706640B1 (en) * 2002-11-12 2004-03-16 Taiwan Semiconductor Manufacturing Co., Ltd Metal silicide etch resistant plasma etch method
DE10318568A1 (de) * 2003-04-15 2004-11-25 Technische Universität Dresden Siliziumsubstrat mit positiven Ätzprofilen mit definiertem Böschungswinkel und Verfahren zur Herstellung
JP4538209B2 (ja) * 2003-08-28 2010-09-08 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
US7078337B2 (en) * 2003-09-30 2006-07-18 Agere Systems Inc. Selective isotropic etch for titanium-based materials
US7700492B2 (en) * 2005-06-22 2010-04-20 Tokyo Electron Limited Plasma etching method and apparatus, control program and computer-readable storage medium storing the control program
JP2007251034A (ja) * 2006-03-17 2007-09-27 Hitachi High-Technologies Corp プラズマ処理方法
US7718542B2 (en) * 2006-08-25 2010-05-18 Lam Research Corporation Low-k damage avoidance during bevel etch processing
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US8507385B2 (en) * 2008-05-05 2013-08-13 Shanghai Lexvu Opto Microelectronics Technology Co., Ltd. Method for processing a thin film micro device on a substrate
CN102001616A (zh) * 2009-08-31 2011-04-06 上海丽恒光微电子科技有限公司 装配和封装微型机电系统装置的方法
JP6096470B2 (ja) * 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
CN103824767B (zh) * 2012-11-16 2017-05-17 中微半导体设备(上海)有限公司 一种深硅通孔的刻蚀方法
US9165785B2 (en) * 2013-03-29 2015-10-20 Tokyo Electron Limited Reducing bowing bias in etching an oxide layer
JP7403314B2 (ja) * 2019-12-26 2023-12-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254213A (en) * 1989-10-25 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method of forming contact windows
US5013400A (en) * 1990-01-30 1991-05-07 General Signal Corporation Dry etch process for forming champagne profiles, and dry etch apparatus
US5021121A (en) * 1990-02-16 1991-06-04 Applied Materials, Inc. Process for RIE etching silicon dioxide
US5013398A (en) * 1990-05-29 1991-05-07 Micron Technology, Inc. Anisotropic etch method for a sandwich structure
US5022958A (en) * 1990-06-27 1991-06-11 At&T Bell Laboratories Method of etching for integrated circuits with planarized dielectric
JP3146561B2 (ja) * 1991-06-24 2001-03-19 株式会社デンソー 半導体装置の製造方法
US5269879A (en) * 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
US5529657A (en) * 1993-10-04 1996-06-25 Tokyo Electron Limited Plasma processing apparatus
US5431778A (en) * 1994-02-03 1995-07-11 Motorola, Inc. Dry etch method using non-halocarbon source gases
JPH08130211A (ja) * 1994-10-31 1996-05-21 Tokyo Electron Ltd エッチング方法
US5736457A (en) * 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
JP3778299B2 (ja) * 1995-02-07 2006-05-24 東京エレクトロン株式会社 プラズマエッチング方法
US5569356A (en) * 1995-05-19 1996-10-29 Lam Research Corporation Electrode clamping assembly and method for assembly and use thereof
US5626716A (en) * 1995-09-29 1997-05-06 Lam Research Corporation Plasma etching of semiconductors
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
JPH1098021A (ja) * 1996-09-19 1998-04-14 Seiko Epson Corp 半導体装置の製造方法
US5780338A (en) * 1997-04-11 1998-07-14 Vanguard International Semiconductor Corporation Method for manufacturing crown-shaped capacitors for dynamic random access memory integrated circuits
JPH11186229A (ja) * 1997-12-18 1999-07-09 Toshiba Corp ドライエッチング方法及び半導体装置の製造方法

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WO1999057757A1 (en) 1999-11-11
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