KR20010037204A - 4 입력/2 출력 타입의 전압 차동 증폭기를 구비한 전류 센싱 증폭기 - Google Patents

4 입력/2 출력 타입의 전압 차동 증폭기를 구비한 전류 센싱 증폭기 Download PDF

Info

Publication number
KR20010037204A
KR20010037204A KR1019990044592A KR19990044592A KR20010037204A KR 20010037204 A KR20010037204 A KR 20010037204A KR 1019990044592 A KR1019990044592 A KR 1019990044592A KR 19990044592 A KR19990044592 A KR 19990044592A KR 20010037204 A KR20010037204 A KR 20010037204A
Authority
KR
South Korea
Prior art keywords
current
amplifier
voltage
cell
output
Prior art date
Application number
KR1019990044592A
Other languages
English (en)
Inventor
박민상
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990044592A priority Critical patent/KR20010037204A/ko
Publication of KR20010037204A publication Critical patent/KR20010037204A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Amplifiers (AREA)

Abstract

전류 센싱(sensing) 방법으로, 4 입력/2 출력 타입의 전압 차동 증폭기를 사용하는 전류 센싱 증폭기가 개시된다. 메모리 셀의 비트 라인에 구비된 비트 라인 바이어스 회로에서 발생된 제 1 및 제 2 출력 신호 및 기준 셀(reference cell)의 비트 라인에 구비된 비트 라인 바이어스 회로에서 발생된 제 3 및 제 4 출력이, 4 입력/2 출력 타입의 전압 차동 증폭기의 4 개의 입력으로 인가된다. 개시된 4 입력/2 출력 타입의 전압 차동 증폭기는, 2 개의 출력이 부궤환(negative feedback)되어 전류량이 제어되는 전류 소스부 및 전류 싱크부와, 4개의 입력에 의해 각각 제어되는 적어도 4개의 가변 저항을 포함하고 있는 증폭부를 구비하고 있다. 본 발명의 4 입력/2 출력 타입의 전압 차동 증폭기에 의하여 메모리 셀의 전류를 고속으로 센싱할 수 있으며, 큰 폭의 전압 변동이 있는 입력 전압간의 전압 차를 출력 레벨이 크게 변함이 없이 안정적으로 증폭할 수 있다.

Description

4 입력/2 출력 타입의 전압 차동 증폭기를 구비한 전류 센싱 증폭기{Sensing amplifier comprising 4 input/2 output type voltage difference amplifier}
본 발명은 반도체 메모리 장치에 관한 것으로써, 특히 반도체 메모리 장치의 차동 증폭기 및 이를 포함하는 전류 센싱 증폭기에 관한 것이다.
디램(DRAM), 에스램(SRAM) 또는 플래시 메모리(Flash Memory) 같은 반도체 메모리 장치의 기본 동작은 데이터를 독출하고 기입하는 것이다. 일반적으로 데이터를 기입하는 방법에는 차이가 있지만, 독출하는 방법은 비슷한 원리를 채택한다.
플래시 메모리를 예로써 반도체 메모리 장치의 데이터 독출 방법을 설명하면 다음과 같다. 먼저, 플래시 메모리의 메모리 셀은 2차원적인 행렬 구조로 배열된다. 그리고, 메모리 셀을 구성하는 트랜지스터의 게이트에 연결되는 선은 워드 라인(word line)이라 불리고, 트랜지스터의 소스나 드레인에 연결되는 선은 비트 라인(bit line)이라 불린다. 그리고 메모리 셀 어레이에서 데이터의 독출은 워드 라인 및 비트 라인의 여기에 의하여 수행된다.
플래시 메모리에 있어서의 데이터 독출은, 비트 라인으로 흐르는 전류의 양을 기준 셀(reference cell)로부터 출력되는 전류의 양과 비교함으로써 수행된다. 그러므로, 플래시 메모리에서는 기준 셀의 전류의 크기 및 읽고자 하는 메모리 셀의 전류의 크기를 비교하기 위해 전류 센싱 증폭기(current sensing amplifier)가 사용된다.
이와 같이, 전류 센싱 증폭기가 사용되는 메모리에서의 데이터 독출 속도는 기준 셀의 전류 및 메모리 셀의 전류가 얼마나 빨리 일정 크기 이상의 차이를 보이는 가에 의하여 크게 영향을 받는다. 통상적으로 전류를 센싱하기 위한 회로로, 전압 차동 증폭기(voltage difference amplifier)가 이용된다.
도 1은 종래 기술에 의한, 전류 센싱 증폭기를 도시한다. 도 1에 도시된 바와 같이, 종래의 전류 센싱 증폭기에서는 메모리 셀의 비트 라인 및 기준 셀의 비트 라인은 각각 메모리 셀 바이어스 회로(101) 및 기준 셀 바이어스 회로(103)를 통해 바이어스 된다. 그리고, 메모리 셀 바이어스 회로(101) 및 기준 셀 바이어스 회로(103)에서 발생하는 각각 1개의 출력은 2 입력/1 출력 타입의 전압 차동 증폭기(105)에 의해 증폭된다.
도 2는 종래 기술에 의한, 2 입력/1 출력 타입의 전압 차동 증폭기를 도시한다. 종래 기술에 의한 전압 차동 증폭기는 증폭부(201), 전류 싱크부(202) 및 저항부(203)를 구비한다.
도 2에 도시된 바와 같이, 증폭부(201)에서는 제 1 입력(MCV) 및 제 2 입력(REV)에 의해 엔모스 트랜지스터의 컨덕턴스(conductance)가 제어된다. 저항부(203)의 피모스 트랜지스터는, 게이트가 소스에 연결되어 있으므로 거의 고정된 저항값을 가진다. 또한, 전류 싱크부(202)는 바이어스 전압(VDC)에 의해 일정하게 바이어스 되므로, 일정한 크기의 전류를 싱크(sink)한다. 그러므로, 제 1 입력(MCV) 및 제 2 입력(REV)의 전압 레벨이 증가할 경우, 출력 신호는 낮은 전압 레벨에서 제어될 수 있다.
따라서, 종래의 전압 차동 증폭기는 제 1 입력(MCV) 및 제 2 입력(REV)의 전압 레벨의 폭이 제한되는 문제점을 지닌다.
또한, 종래의 전압 차동 증폭기에 의한 출력(OUT)은 센싱 시간이 느려지는 문제점이 있다. 즉, 도 3에 도시된 바와 같이, 종래 기술의 전압 차동 증폭기에서는 비트 라인이 변화하는 순간에 출력(OUT)이 일단 낮아졌다가 제 1 입력(MCV) 및 제 2 입력(REV)의 차이를 증폭하는 파형이 나타난다. 이때 생기는 시간 지연(TD) 역시 고속으로 정보를 읽어내야 하는 반도체 메모리 장치에서의 전반적인 센싱 시간을 지연시킨다.
그리고, 도 2에 도시된 종래의 차동 증폭기를 이용하는 도 1의 전류 센싱 증폭기 또한 센싱 속도가 저하되고, 불안정적으로 동작하는 문제점을 지닌다.
본 발명의 목적은 넓은 전압 영역에서 구동하며, 지연 시간을 최소화하는 차동 증폭기를 제공하는 것이다.
본 발명의 다른 목적은 상기 차동 증폭기를 이용하여, 센싱 능력이 향상되고 안정적으로 동작하는 전류 센싱 증폭기를 제공하는 것이다.
도 1은 종래의 전류 센싱 증폭기의 구조를 나타내는 블록도이다.
도 2는 종래의 전압 차동 증폭기를 나타내는 도면이다.
도 3은 종래의 전압 차동 증폭기의 출력 파형을 나타내는 파형도이다.
도 4는 본 발명의 일 실시예에 의한 전류 센싱 증폭기를 나타내는 블록도이다.
도 5는 도 4의 비트 라인 바이어스 회로를 개념적으로 나타내는 도면이다.
도 6은 도 5의 비트 라인 바이어스 회로를 구체적으로 나타내는 도면이다.
도 7a 및 7b는 도 6에 도시된 비트 라인 바이어스 회로의 제 1 및 제 2 출력의 파형도이다.
도 8은 도 4의 4 입력/2 출력 타입의 전압 차동 증폭기를 개념적으로 나타내는 도면이다.
도 9는 도 4의 4 입력/2 출력 타입의 전압 차동 증폭기를 구체적으로 나타내는 도면이다.
도 10a 및 10b는 도 9의 4 입력/2 출력 타입의 전압 차동 증폭기의 동작을 설명하기 위한 도면이다.
도 11은 도 9의 4 입력/2 출력 타입의 전압 차동 증폭기의 제 1 및 제 2 증폭 출력의 파형도이다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일면은, 서로 반대 방향으로 전압 레벨이 제어되는 제 1 및 제 2 입력 신호와, 서로 반대 방향으로 전압 레벨이 제어되는 제 3 및 제 4 입력 신호에 응답하여, 서로 반대 방향으로 전압 레벨이 증감하는 제 1 및 제 2 출력 신호를 발생하는 4 입력/2 출력 타입의 전압 차동 증폭기에 관한 것이다.
상기 전압 차동 증폭기는, 상기 제 1 및 제 2 출력 신호의 전압 레벨의 합에 의하여 공급되는 전류량이 제어되며, 전원 전압으로부터 전류를 공급하는 전류 소스부; 상기 제 1 및 제 2 출력 신호의 전압 레벨의 합에 의하여 싱크하는 전류량이 제어되며, 접지 전압으로부터 전류를 싱크하는 전류 싱크부; 및 상기 제 1 및 제 2 입력 신호 및 상기 제 3 및 제 4 입력 신호 각각에 응답하는 적어도 4개의 가변 저항을 포함하며, 상기 4개의 가변 저항의 저항값에 의하여 서로 반대 방향으로 전압 레벨이 제어되는 상기 제 1 및 제 2 출력 신호를 발생하고, 상기 전류 소스부로부터 전류를 공급받아 상기 전류 싱크부로 전류를 방출하는 증폭부를 구비한다.
본 발명의 전압 차동 증폭기에 의하면, 고속의 전압 증폭이 가능해진다.
뿐만 아니라, 본 발명의 전류 싱크부는 출력에 의해 부궤환되어 싱크되는 전류량을 변화시키므로, 넓은 전압 레벨의 입력에 대하여 안정적으로 동작한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 4는 본 발명의 일 실시예에 의한 전류 센싱 증폭기의 구조를 개략적으로 나타내는 블록도이다. 본 발명에 의한 전류 센싱 회로(400)는, 메모리 셀 바이어스 회로(401) 및 기준 셀 바이어스 회로(403) 및 4 입력/2 출력 타입의 전압 차동 증폭기(405)를 구비한다.
메모리 셀 및 기준 셀의 비트 라인(MCBIT, REBIT)은, 각각 메모리 셀 및 기준 셀 바이어스 회로(401, 403)에 의하여 바이어스 된다. 메모리 셀 바이어스 회로(401)에서 발생하는 제 1 및 제 2 셀 출력 신호(MCV1, MCV2)는 4 입력/2 출력 타입의 전압 차동 증폭기(405)에 입력으로 인가된다. 또한, 기준 셀 바이어스 회로(403)에서 발생하는 제 1 및 제 2 기준 출력 신호(REV1, REV2)도 상기 전압 차동 증폭기(405)에 입력으로 인가된다.
본 발명에 의한 전류 센싱 증폭기의 메모리 셀 바이어스 회로(401)와 기준 셀 바이어스 회로(403)는 회로가 대칭성을 갖게 하기 위하여 동일한 구성으로 구성된다. 상기 4 입력/2 출력 타입의 전압 차동 증폭기(405)는 서로 반대 방향으로 전압 레벨이 제어되는 2 개의 증폭 출력(VAMP1, VAMP2)을 발생한다.
바람직하게는, 상기 2 개의 증폭 출력(VAMP1, VAMP2)이 종래의 2 입력/1 출력 타입의 전압 차동 증폭기(407)에 의하여 다시 증폭된다.
도 5는 도 4의 메모리 셀 바이어스 회로(401) 또는 기준 셀 바이어스 회로(403)를 개념적으로 나타내는 도면이다.
본 명세서에서는 메모리 셀 바이어스 회로(401)와 기준 셀 바이어스 회로(403)를 다같이 바이어스 회로라 한다. 또한, 메모리 셀의 비트 라인(MCBIT)과 기준 셀의 비트 라인(REBIT)을 다같이 비트 라인(BIT)으로 나타내며, 제 1 및 제 2 셀 출력 신호(MCV1, MCV2)와 제 1 및 제 2 기준 출력 신호(REV1, REV2)를 다같이 제 1 및 제 2 출력 신호(V1, V2)라 한다.
상기 바이어스 회로(401 또는 403)는, 비트 라인(BIT)을 일정 전압으로 유지시켜주는 바이어스부(501) 및 공급되는 전류량에 따라 전압을 유기시키는 저항부(502)를 구비한다.
상기 바이어스부(501)는 엔모스 트랜지스터(MN1)를 바이어스하여, 비트 라인(BIT)에 전류를 흐르게 하고, 상기 저항부(502)에 의한 전압 강하가 일어나도록 한다. 엔모스 트랜지스터(MN1)를 안정적으로 바이어스 하기 위하여, 비트 라인(BIT)의 전압을 바이어스부(501)로 부궤환시킨다.
제 1 및 제 2 출력 신호(V1, V2)에 대해서 살펴보면 다음과 같다. 제 2 출력 신호(V2)의 전압이 상승하여 엔모스 트랜지스터(MN1)의 컨덕턴스가 커지면, 저항부(502)를 통해 흐르는 전류의 양이 증가한다. 그러므로, 저항부(502)를 통한 전압 강하가 증가된다. 그러면, 제 1 출력 신호(V1)의 전압은 하강한다. 마찬가지 방법으로, 제 2 출력 신호(V2)의 전압 레벨이 하강하면, 제 1 출력 신호(V1)의 전압 레벨은 상승한다. 결국, 제 1 출력 신호(V1)는 제 2 출력 신호(V2)와는 반대 방향으로 전압 레벨이 제어된다.
도 6은 도 5에 도시된 바이어스 회로를 구체적으로 나타내는 회로도이다.
바이어스부(601) 및 저항부(602)의 동작은 도 5의 개념도를 통해 설명된 바와 같다.
상기 바이어스부(601)의 피모스 트랜지스터(MP1)는 일정한 전압(VDC)에 의해 바이어스 되어, 엔모스 트랜지스터들(MN2, MN4)을 통해 흐르는 전류량을 제어한다. 제 1 및 제 2 출력(V1, V2)이 서로 반대 방향으로 제어되는 것은 도 5와 관련하여 설명한 바와 같다.
계속하여, 상기 바이어스부(601)가 좀더 자세히 기술된다.
만약, 비트 라인의 전압이 상승하여, 엔모스 트랜지스터(MN4)의 게이트에 유기되는 제 1 노드 전압(VA)이 상승한다고 가정하자. 그러면, 엔모스 트랜지스터(MN4)의 컨덕턴스가 증가하여 제 2 노드 전압(VB)은 하강한다. 그러면 다이오드로 구성되어 있는 엔모스 트랜지스터(MN2)의 드레인 전압(MCV2)도 하강한다. 엔모스 트랜지스터(MN1)는 소스 전압(VA)가 상승하고 게이트 전압(V2)가 하강하므로 컨덕턴스가 작아진다. 이렇게 되면 엔모스 트랜지스터(MN1)을 통해 공급되는 전류는 작아진다. 따라서, 제 1 노드 전압(VA)은 다시 하강하여 비트 라인(BIT)의 전압이 안정된다.
제 1 노드 전압(VA)이 하강하는 경우에도, 동일한 개념으로 하여, 제 1 노드 전압(VA)이 다시 안정된다. 게이트가 동일하게 연결되는 엔모스 트랜지스터들(MN5, MN6)은, 비트 라인이 과도하게 충전되었을 경우 과도한 전류를 빼내는 통로 역할을 한다.
결국 상기 바이어스 회로(401 또는 403)는, 비트 라인(BIT)의 전압이 낮아지면 높은 전압의 제 2 출력(V2) 및 낮은 전압의 제 1 출력(V1)을 생성한다. 비트 라인(BIT)에 전류를 공급하며 제 1 출력(V1)을 생성하는 저항부(602)는 피모스 트랜지스터(MP2)로 구현될 수 있다.
도 7a 및 도 7b는 도 6의 바이어스 회로(401 또는 403)의 제 1 출력(V1) 및 제 2 출력(V2)의 파형도이다. 도 6의 바이어스 회로가 바이어스 하는 비트 라인은 초기 상태에는 방전된다.
도 7a 및 도 7b에서 오프 셀(off cell)이란 셀의 게이트에 전압이 인가될 때, 드레인 및 소스 사이의 저항이 매우 커서 개방된 것처럼 인식되는 셀을 의미한다. 반면에, 온 셀(on cell)이란 셀 게이트에 전압이 인가될 때, 드레인 및 소스 사이의 저항이 매우 작아서 단락된 것처럼 인식되는 셀을 의미한다. 셀 어레이(cell array)에서 셀 게이트를 연결시켜 놓은 선을 워드 라인(word line)이라 한다.
도 7a는 상기 바이어스 회로(401 또는 403)의 제 1 출력(V1)의 파형 변화를 나타낸다. 이에 대하여 기술하면 다음과 같다.
비트 라인(BIT)이 충전되기 시작하면, 많은 전류가 흘러 들어가므로, 제 1 출력(V1)은 우선 낮아졌다가 일정한 레벨로 안정된다. 이 경우, 안정되는 최종 값은 오프 셀, 온 셀, 및 기준 셀에 따라서 각기 결정된다.
오프 셀은 전류를 흘리지 않는 특성을 가지므로 제 1 출력(V1)이 전원 전압(VCC)에 가까운 'VCC-VTP'의 값을 가진다. 여기서, VTP란 피모스 트랜지스터(MP2)의 문턱 전압이다. 또한, 제 2 바이어스 출력(V2)은 비트 라인(BIT)에 전류가 거의 흐르지 않으므로 비트 라인(BIT)의 전압보다 VTN만큼 큰 값을 갖는다. 여기서, VTN은 엔모스 트랜지스터(MN1)의 문턱 전압을 의미한다. 기준 셀은 오프 셀 및 온 셀 각각의 내부 저항의 중간 정도에 해당하는 내부 저항을 가진다.
그러면, 오프 셀, 온 셀 및 기준 셀 각각의 안정되는 제 1 출력(V1)은, 오프 셀의 경우가 가장 크고, 온 셀의 경우 가장 작으며, 기준 셀의 경우 양 출력 값의 사이 값을 가진다.
도 7b는 상기 바이어스 회로(401 또는 403)의 제 2 출력(V2)의 파형 변화를 나타낸다. 제 2 출력(V2)은, 전술한 바와 같이 제 1 출력(V1)과 반대 방향으로 전압 레벨이 제어되므로, 온 셀의 경우가 가장 크고, 오프 셀의 경우 가장 작으며, 기준 셀의 경우는 역시 그 사이 값을 갖는다.
도 8은 도 4의 4 입력/2 출력 타입의 전압 차동 증폭기를 개념적으로 나타내는 도면이다.
상기 전압 차동 증폭기(405)는 증폭부(801), 전류 싱크부(802), 및 전류 소스부(803)를 구비한다. 계속하여 각 구성요소를 자세히 분설하면 다음과 같다.
전류 소스부(803)는 전원 전압(VCC)으로부터 전류를 공급한다. 공급되는 전류의 양은, 상기 차동 증폭기(405)의 제 1 및 제 2 출력 신호인 제 1 및 제 2 증폭 신호(VAMP1, VAMP2) 각각의 전압 레벨을 부궤환 한 전압 레벨에 의하여 제어되는 두 전류원의 전류를 합한 양에 해당한다.
전류 싱크부(802)는 접지 전압(VSS)으로부터 전류를 싱크한다. 싱크되는 전류의 양은, 상기 제 1 및 제 2 출력 신호(VAMP1, VAMP2) 각각의 전압 레벨을 부궤환 한 전압 레벨에 의하여 제어되는 두 전류원의 전류를 합한 양에 해당한다.
증폭부(801)는 상기 전류 소스부(803)로부터 전류를 공급받고, 상기 전류 싱크부(802)로 전류를 방출하며, 제 1 및 제 2 셀 출력 신호(MCV1, MCV2) 및 제 1 및 제 2 기준 출력 신호(REV1, REV2) 각각에 응답하는 적어도 4개의 가변 저항을 포함한다. 그리고 제 1 및 제 2 증폭 신호(VAMP1, VAMP2)는 상기 적어도 4개의 가변 저항의 저항값에 의하여 서로 반대 방향으로 전압 레벨이 제어된다.
본 발명의 전압 차동 증폭기(405)의 특징은 다음과 같다. 도 2에 기술된 종래 기술에 의한 전압 차동 증폭기와 비교하여, 다음과 같은 특징을 가진다.
우선, 종래 기술의 2 입력/1 출력 타입의 차동 증폭기와는 달리, 4 개의 입력을 인가되므로 적어도 4 개의 가변 저항의 저항값이 제어된다. 따라서, 2 개의 가변 저항(도 2의 201 참조)의 저항값이 제어되는 종래 기술과 비교하여, 2배 정도의 증폭 효과를 유발할 수 있다.
또한, 종래 기술에서 전류 싱크부(도 2의 202 참조)가 일정한 전류를 계속 싱크함으로써, 입력 레벨이 크게 변하면 차동 증폭기 자체의 바이어스가 영향을 받던 것과는 달리, 본 발명의 차동 증폭기는 출력을 이용하여 전류 싱크부(802) 및 전류 소스부(803)를 부궤환한다. 따라서, 입력 레벨이 과도하게 낮거나 높아서, 출력 레벨이 지나치게 높거나 낮아지는 현상이 발생하더라도, 전류 싱크부(802) 및 전류 소스부(803)의 전류량이 제어되므로, 출력 레벨은 다시 안정된다.
도 9는 도 8의 4 입력/2 출력 타입의 전압 차동 증폭기를 구체적으로 나타내는 도면이다.
서로 반대 방향으로 전압 레벨이 제어되는 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)을 발생하는 증폭부(901)는, 각각 제 1 및 제 2 피모스 트랜지스터(MP1, MP2) 및 제 1 및 제 2 엔모스 트랜지스터(MN1, MN2)로 구성된다. 전류 싱크부(902)는 제 3 및 제 4 엔모스 트랜지스터(MN3, MN4)로 구성되고, 전류 소스부(903)는 제 3 및 제 4 피모스 트랜지스터(MP3, MP4)로 구성된다.
상기 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)은 각각 부궤환 회로를 통해 전류 소스부(903)의 피모스 트랜지스터들(MP3, MP4) 및 전류 싱크부(902)의 엔모스 트랜지스터들(MN3, MN4)의 게이트에 부궤환되어, 흐르는 전류량을 제어한다.
좀더 자세히 설명하면 다음과 같다. 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)이 과도하게 높아지면, 상기 증폭 출력들(VAMP1, VAMP2)은 전류 싱크부(902)에 부궤환된다. 그러면, 전류 싱크부(902)를 구성하는 제 3 및 제 4 엔모스 트랜지스터(MN3, MN4)의 컨덕턴스가 증가하여 상기 트랜지스터들(MN3, MN4)의 드레인 전압이 낮아진다. 따라서, 제 1 및 제 2 엔모스 트랜지스터(MN1, MN2)의 소스 전압이 낮아지므로 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)들의 전압 레벨이 낮아진다. 결국, 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)들은 과도하게 높아지지 않고 안정화된다.
제 1 및 제 2 증폭 출력(VAMP1, VAMP2)은 전류 싱크부(902) 뿐만 아니라 전류 소스부(903)에도 부궤환된다. 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)이 과도하게 낮아지는 경우에 대해서 기술된다. 상기 증폭 출력들(VAMP1, VAMP2)은 전류 소스부(903)에 부궤환된다. 그러면, 전류 소스부(903)를 구성하는 제 3 및 제 4 피모스 트랜지스터(MP3, MP4)의 컨덕턴스가 증가하여 상기 트랜지스터들(MP3, MP4)의 드레인 전압이 높아진다. 따라서, 제 1 및 제 2 피모스 트랜지스터(MP1, MP2)의 소스 전압이 높아지므로 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)들의 전압 레벨이 높아진다. 결국, 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)들은 과도하게 낮아지지 않고 안정화된다.
전류 소스부(903)의 제 3 및 제 4 피모스 트랜지스터(MP3, MP4)의 드레인 및 소스를 상호 연결하고, 전류 싱크부(902)의 제 3 및 제 4 엔모스 트랜지스터(MN3, MN4)의 드레인 및 소스를 상호 연결한 것은, 왼쪽 경로(MP3-〉MP1-〉MN1-〉MN3)와 오른쪽 경로(MP4-〉MP2-〉MN2-〉MN4)를 통해 흐르는 전류의 평균치를 공급하게 하기 위해서이다. 또한, 상기 왼쪽 경로 및 상기 오른쪽 경로를 통해 흐르는 전류의 평균치를 공급하므로써, 종래 기술에 의한 전압 차동 증폭기에 비해 바이어스 레벨의 변화가 적어지게 하는 효과도 생긴다.
증폭부(901)를 살펴보면, 제 1 및 제 2 피모스 트랜지스터(MP1, MP2)는 각각 제 1 셀 출력(MCV1) 및 제 1 기준 출력 신호(REV1)에 의하여 게이팅(gating)된다. 또한, 제 1 및 제 2 엔모스 트랜지스터(MN1, MN2)는 각각 제 2 기준 출력(REV2) 및 제 2 셀 출력 신호(MCV2)에 의하여 게이팅된다.
그런데, 메모리 셀 바이어스 회로(401) 및 기준 셀 바이어스 회로(403)의 상기 제 1출력들(MCV1, REV1) 및 제 2 출력들(MCV2, REV2)은 도 9에 도시된 바와 같이, 서로 엇갈리게 인가된다. 즉, 제 1 및 제 2 셀 출력(MCV1, MCV2)이 상기 왼쪽 경로에, 제 1 및 제 2 기준 출력(REV1, REV2)은 상기 오른쪽 경로에 인가되는 것이 아니라, 상기 왼쪽 경로에는 제 1 셀 출력(MCV1)과 제 2 기준 출력(REV2)이 인가되고, 상기 오른쪽 경로에는 제 1 기준 출력(REV1)과 제 2 셀 출력(MCV2)이 인가된다. 그 이유는 도 10a 및 도 10b를 이용하여 상세히 설명된다.
도 10a 및 도 10b는 도 9의 4 입력/2 출력 타입의 전압 차동 증폭기의 동작을 설명하기 위하여 상기 증폭부(901)를 개념적으로 나타낸 도면이다.
개념적으로, 피모스 및 엔모스 트랜지스터는 가변 저항으로 기술될 수 있다.
제 1 셀 출력(MCV1) 및 제 1 기준 출력(REV1)의 전압 레벨이 낮을수록, 이들에 의하여 각각 게이팅되는 제 1 및 제 2 피모스 트랜지스터(MP1, MP2)의 컨덕턴스가 증가하므로 저항은 감소한다. 반면에, 제 2 기준 출력(REV2) 및 제 2 셀 출력(MCV2)의 전압 레벨이 높을수록, 이들에 의하여 각각 게이팅되는 제 1 및 제 2 엔모스 트랜지스터(MN1, MN2)의 컨덕턴스가 증가하므로 저항은 감소한다.
도 10a에서 상기 피모스 트랜지스터들(MP1, MP2) 및 상기 엔모스 트랜지스터들(MN1, MN2)은 각각 가변 저항(RP1, RP2, RN1, RN2)으로 개념화되어 나타난다.
전술한 바와 같이, 바이어스 회로(401, 403)의 제 1 출력들(MCV1, REV1) 및 제 2 출력들(MCV2, REV2)은 서로 반대 방향으로 전압 레벨이 제어된다. 또한, 도 7a 및 도 7b에 도시된 것처럼, 바이어스 회로(401, 403)의 제 1 출력들(MCV1, REV1) 및 제 2 출력들(MCV2, REV2)은 그 파형은 같으나, 최종 값만 다른 파형 들이다. 따라서, 상기 제 1 출력들(MCV1, REV1)을 각각 제 1 및 제 2 피모스 트랜지스터(MP1, MP2)에 연결하고, 상기 제 2 출력들(MCV2, REV2)을 각각 제 1 및 제 2 엔모스 트랜지스터(MN1, MN2)에 연결하면, 피모스 트랜지스터들(MP1, MP2)의 저항값(RP1, RP2)과 엔모스 트랜지스터들(MN1, MN2)의 저항값(RN1, RN2)도 서로 반대 방향으로 제어된다.
그런데, 도 9에 따른 전압 차동 증폭기(405)의 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)은, 도 10a에 나타난 것과 같이, 상단 전압(VH) 및 하단 전압(VL)을 각각 전압 분배한 값이 된다. 더 자세하게 정량적으로 상기 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)을 구하면 다음과 같다.
그런데, 도 7a 및 도 7b에 나타난 바와 같이, 바이어스 회로(401, 403)의 제 1 출력들(MCV1, REV1) 및 제 2 출력들(MCV2, REV2)은 서로 반대 방향으로 전압 레벨이 제어된다. 그러므로, 만약 피모스 트랜지스터들(MP1, MP2)의 저항값(RP1, RP2)이 증가하면, 엔모스 트랜지스터들(MN1, MN2)의 저항값(RN1, RN2) 역시 증가한다. 반대의 경우, 피모스 트랜지스터들(MP1, MP2)의 저항값(RP1, RP2)이 감소하면, 엔모스 트랜지스터들(MN1, MN2)의 저항값(RN1, RN2)도 감소한다. 그러므로,및은 거의 변화가 없다고 볼 수 있다. 따라서, 상기 두 전압(VL, VR)의 차이는 거의 변하지 않으므로 상기 차동 증폭기의 출력으로 적절하지 못하다.
이런 현상을 방지하고, 바이어스 회로(401, 403)의 셀 출력(MCV1, MCV2) 및 기준 출력(REV1, REV2)의 미세한 차이를 증폭하기 위하여, 도 9에서처럼 셀 출력(MCV1, MCV2) 및 기준 출력(REV1, REV2)을 서로 엇갈리게 인가하는 것이다.
예를 들어, 메모리 셀이 데이터가 ″0″인 오프 셀일 경우를 설정한다. 그러면 제 1 셀 출력(MCV1)은 제 1 기준 출력(REV1) 보다 높은 값을 갖는다. 따라서, 상대적으로 높은 제 1 셀 출력(MCV1)에 의해 게이팅되는 제 1 피모스 트랜지스터(MP1)의 저항값(RP1)은, 제 1 기준 출력(REV1)에 의해 게이팅되는 제 2 피모스 트랜지스터(MP2)의 저항값(RP2)보다 크다.
반면에, 제 2 셀 출력(MCV2)은 상대적으로 제 2 기준 출력(REV2) 보다 낮은 값을 갖는다. 따라서, 상대적으로 높은 제 2 기준 출력(REV2)에 의해 게이팅되는 제 1 엔모스 트랜지스터(MN1)의 저항값(RN1)은, 제 2 셀 출력(MCV2)에 의해 게이팅되는 제 2 엔모스 트랜지스터(MN2)의 저항값(RN2)보다 작다. 이 상태가 개념적으로 도 10b에 도시된다. 본 명세서에서는 설명의 편의를 위하여, 모든 트랜지스터들(MP1, MP2, MN1, MN2)의 저항값이 모두 일정한 값(R)을 가지며, 일정한 크기(Ω)만큼 변한다고 가정한다. 그러면, 증폭 출력들(VAMP1, VAMP2)은 다음과 같이 구해진다.
따라서 증폭 출력들(VAMP1, VAMP2)의 차는,
이 되어 커다란 전압 차가 얻어진다.
이와 같은 이유로, 바이어스 회로의 제 1출력들(MCV1, REV1)과 제 2 출력들(MCV2, REV2)은 서로 엇갈리게 인가되는 것이다.
도 11은 도 9의 4 입력/2 출력 타입의 전압 차동 증폭기의 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)의 파형도이다.
상기 제 1 및 제 2 증폭 신호(VAMP1, VAMP2)는, 동일한 값을 가지다가 비트 라인이 변화하면 서로 반대 방향으로 제어된다. 그리고, 제 1 및 제 2 증폭 출력(VAMP1, VAMP2)은, 부궤환되어 공급 및 싱크되는 전류량이 제어되므로 일정한 범위를 벗어나지 않는다. 또한 종래의 전압 차동 증폭기는 출력의 최종 값이 전원 전압(VCC)이나 접지 전압(VSS)에 근접한 값을 갖는데 비해, 상기 비트 라인 바이어스 회로의 출력 신호는 전압 레벨이 제한된다.
비트 라인을 바꾸어, 데이터를 읽게 되면 출력 결과도 역시 반전되어야 한다. 그러나, 종래 기술의 차동 증폭기는 일단 전압 레벨이 떨어졌다가 상승하게 되므로, 변환되어야 할 출력 전압 폭이 크기 때문에, 큰 시간의 지연을 피할 수 없다. 본 회로는 시간 지연(TD, 도면 3 참조)이 없고, 바로 동작하므로 동작 속도가 향상된다.
바람직하게는, 본 발명의 전류 센싱 증폭기는, 제 1 및 제 2 증폭 신호(VAMP1, VAMP2)를 다시 종래 기술에 의한 전압 차동 증폭기(407)에 인가하여 재증폭한다. 이와 같은 재증폭을 통하여, 보다 효율적인 증폭 이득을 얻을 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는 플래시 메모리의 독출 동작시 데이터를 센싱하기 위한 전류 센싱 증폭기에 대해서만 기술되었으나, 디램의 데이터 센스 앰프 중에도 본 발명의 전압 증폭기 및 전류 센싱 증폭기가 적용될 수 있다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른, 전압 증폭기 및 전류 센싱 증폭기에 의하여, 두 전류의 차를 신속히 감지하며, 동작 범위가 넓고 센싱 속도가 향상된다.

Claims (3)

  1. 서로 반대 방향으로 전압 레벨이 제어되는 제 1 및 제 2 입력 신호와, 서로 반대 방향으로 전압 레벨이 제어되는 제 3 및 제 4 입력 신호에 응답하여, 서로 반대 방향으로 전압 레벨이 증감하는 제 1 및 제 2 출력 신호를 발생하는 4 입력/2 출력 타입의 전압 차동 증폭기에 있어서,
    전원 전압으로부터 전류를 공급하는 전류 소스부로서, 상기 제 1 및 제 2 출력 신호의 전압 레벨의 합에 의하여 공급되는 전류량이 제어되는 상기 전류 소스부;
    접지 전압으로부터 전류를 싱크하는 전류 싱크부로서, 상기 제 1 및 제 2 출력 신호의 전압 레벨의 합에 의하여 싱크하는 전류량이 제어되는 상기 전류 싱크부; 및
    상기 전류 소스부로부터 전류를 공급받고, 상기 전류 싱크부로 전류를 방출하는 증폭부로서, 상기 제 1 및 제 2 입력 신호 및 상기 제 3 및 제 4 입력 신호 각각에 응답하는 적어도 4개의 가변 저항을 포함하며, 상기 4개의 가변 저항의 저항값에 의하여 서로 반대 방향으로 전압 레벨이 제어되는 상기 제 1 및 제 2 출력 신호를 발생하는 상기 증폭부를 구비하는 것을 특징으로 하는 4 입력/2 출력 타입의 전압 차동 증폭기.
  2. 제1항에 있어서, 상기 증폭부는
    피모스 트랜지스터로서, 소스는 상기 전류 소스부에 연결되고 게이트는 각각 상기 제 1 및 제 3 입력 신호에 연결된 적어도 2 개의 피모스 트랜지스터; 및
    엔모스 트랜지스터로서, 소스는 상기 전류 싱크부에 연결되고 게이트는 각각 상기 제 2 및 제 4 입력 신호에 연결되며, 드레인은 각각 상기 피모스 트랜지스터의 드레인에 연결된 적어도 2 개의 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 4 입력/2 출력 타입의 전압 차동 증폭기.
  3. 반도체 메모리 장치에 있어서,
    메모리 셀의 비트 라인으로 공급되는 전류량에 응답하여, 서로 반대 방향으로 전압 레벨이 증감하는 제 1 및 제 2 셀 출력 신호를 발생하는 메모리 셀 바이어스 회로;
    기준 셀의 비트 라인으로 공급되는 전류량에 응답하여, 서로 반대 방향으로 전압 레벨이 증감하는 제 1 및 제 2 기준 출력 신호를 발생하는 기준 셀 바이어스 회로; 및
    상기 제 1 및 제 2 셀 출력 신호와 상기 제 1 및 제 2 기준 출력 신호 각각에 응답하는 적어도 4 개의 가변 저항을 포함하며, 서로 반대 방향으로 전압 레벨이 증감하는 제 1 및 제 2 증폭 신호를 발생하는 전압 차동 증폭기를 구비하는 것을 특징으로 하는 전류 센싱 증폭기.
KR1019990044592A 1999-10-14 1999-10-14 4 입력/2 출력 타입의 전압 차동 증폭기를 구비한 전류 센싱 증폭기 KR20010037204A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990044592A KR20010037204A (ko) 1999-10-14 1999-10-14 4 입력/2 출력 타입의 전압 차동 증폭기를 구비한 전류 센싱 증폭기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990044592A KR20010037204A (ko) 1999-10-14 1999-10-14 4 입력/2 출력 타입의 전압 차동 증폭기를 구비한 전류 센싱 증폭기

Publications (1)

Publication Number Publication Date
KR20010037204A true KR20010037204A (ko) 2001-05-07

Family

ID=19615384

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990044592A KR20010037204A (ko) 1999-10-14 1999-10-14 4 입력/2 출력 타입의 전압 차동 증폭기를 구비한 전류 센싱 증폭기

Country Status (1)

Country Link
KR (1) KR20010037204A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893593B1 (ko) * 2003-04-29 2009-04-17 주식회사 하이닉스반도체 입력 버퍼
KR101124116B1 (ko) * 2004-02-13 2012-03-21 더 리전트 오브 더 유니버시티 오브 캘리포니아 증폭기용 적응형 바이어스 전류 회로 및 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893593B1 (ko) * 2003-04-29 2009-04-17 주식회사 하이닉스반도체 입력 버퍼
KR101124116B1 (ko) * 2004-02-13 2012-03-21 더 리전트 오브 더 유니버시티 오브 캘리포니아 증폭기용 적응형 바이어스 전류 회로 및 방법

Similar Documents

Publication Publication Date Title
US4802138A (en) Sense amplifier circuit for semiconductor memory
US5386158A (en) Sensing circuit for a floating gate memory device
JP4509532B2 (ja) 少なくとも２つの異なった抵抗状態を有するメモリ用センス増幅器バイアス回路
JP2607309B2 (ja) 半導体メモリーのセンスアンプ駆動回路
US6611468B2 (en) Non-volatile semiconductor memory device having sensitive sense amplifier structure
KR100386085B1 (ko) 고전압 발생회로
KR100397906B1 (ko) 전류차를 증폭 검지하는 신호 증폭 회로 및 그를 구비한반도체 기억 장치
US5834974A (en) Differential amplifier with reduced current consumption
KR100355235B1 (ko) 전류센스앰프의 센싱 이득을 조절 할 수 있는 반도체메모리 장치
KR19990088103A (ko) 반도체집적회로
KR100331549B1 (ko) 더미 비트 라인을 이용한 전류 센스 앰프 회로
KR960706173A (ko) 비휘발성 반도체 메모리에 대한 감지 증폭기(Sense amplifier for non-volatile semiconductor memory)
EP0748042A1 (en) Improved current sensing differential amplifier for low voltage operation
US6509786B2 (en) Biasing circuit for quickly outputting stable bias output and semiconductor memory device
US5369614A (en) Detecting amplifier with current mirror structure
KR100266901B1 (ko) 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치
US5168466A (en) Bias current generator circuit for a sense amplifier
JPH029095A (ja) Ｍｏｓ・ｅｐ　ｒｏｍメモリにおけるマトリックスセルの状態を検知するための回路
KR100336840B1 (ko) 반도체 메모리 장치의 감지 증폭기
KR920000962B1 (ko) 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로
US7826291B2 (en) Precharge and evaluation phase circuits for sense amplifiers
KR101212736B1 (ko) 코어전압 발생회로
KR20010037204A (ko) 4 입력/2 출력 타입의 전압 차동 증폭기를 구비한 전류 센싱 증폭기
JP3114237B2 (ja) 半導体記憶装置
US5682117A (en) Half power supply voltage generating circuit in a semiconductor memory device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination